显示装置的制作方法

专利名称：显示装置的制作方法
技术领域：
本发明涉及一种显示装置，尤其涉及一种具备移位寄存器电路的显示装置。
背景技术：
以往，已知一种具备移位寄存器电路的显示装置。该种显示装置揭示于例如日本专利特开2005-17973号公报。
图18是用以说明上述日本专利特开2005-17973号公报所揭示的、一例传统技术的、使显示装置的漏极线驱动的移位寄存器电路的电路构成的电路图。参照图18，一例传统技术的、使显示装置的漏极线驱动的移位寄存器电路中，设有多段的移位寄存器电路部1001至1003。第1段的移位寄存器电路部1001是由前段的第1电路部1001a及后段的第2电路部1001b所构成。而且，第1段的移位寄存器电路部1001的第1电路部1001a包含n沟道晶体管NT501至NT503；呈二极管连接的n沟道晶体管NT504；以及电容C501。此外，第1段的移位寄存器电路部1001的第2电路部1001b包含n沟道晶体管NT505至NT507；呈二极管连接的n沟道晶体管NT508；以及电容C502。以下，n沟道晶体管NT501至NT508称为晶体管NT501至NT508。
此外，于第1电路部1001a中，晶体管NT501的漏极连接于正侧电位VDD，同时源极与晶体管NT502的漏极相连接。此外，晶体管NT501的栅极连接于节点ND501。晶体管NT502的源极连接于负侧电位VBB。此外，对于晶体管NT502的栅极供应有开始信号ST。此外，在连接有晶体管NT501的栅极的节点ND501与负侧电位VBB之间，连接有晶体管NT503。此外，对于晶体管NT503的栅极供应有开始信号ST。而且，在晶体管NT501的栅极与源极之间连接有电容C501。而且，在连接有晶体管NT501的栅极的节点ND501与时钟信号线CLK1之间，连接有呈二极管连接的晶体管NT504。
此外，于第2电路部1001b中，晶体管NT505的漏极连接于正侧电位VDD。晶体管NT505的源极与晶体管NT506的漏极相连接。此外，晶体管NT505的栅极连接于节点ND503。晶体管NT506的源极连接于负侧电位VBB。此外，晶体管NT506的栅极连接于设在第1电路部1001a的晶体管NT501与晶体管NT502之间的节点ND502。
此外，在连接有晶体管NT505的栅极的节点ND503与负侧电位VBB之间，连接有晶体管NT507。此外，晶体管NT507的栅极连接于第1电路部1001a的节点ND502。而且，在晶体管NT505的栅极与源极之间连接有电容C502。而且，在连接有晶体管NT505的栅极的节点ND503与时钟信号线CLK1之间，连接有呈二极管连接的晶体管NT508。
此外，由设在晶体管NT505的源极与晶体管NT506的漏极之间的节点ND504(输出节点)输出有第1段的移位寄存器电路部1001的移位输出信号SR501。此外，第2段以后的移位寄存器电路部1002及1003具有与第1段的移位寄存器电路部1 001相同的电路构成。亦即，第2段的移位寄存器电路部1002包含具有与第1段的移位寄存器电路部1001的第1电路部1001a及第2电路部1001b相同的电路构成的第1电路部1002a及第2电路部1002b。第2段的移位寄存器电路部1002的第1电路部1002a连接于第1段的移位寄存器电路部1001的第2电路部1001b的节点ND504(输出节点)。借此方式，第1段的移位寄存器电路部1001的移位输出信号SR501被输入至第2段的移位寄存器电路部1002的第1电路部1002a。此外，于第2段的移位寄存器电路部1002，连接有用以供应时钟信号CLK2的时钟信号线(CLK2)，该时钟信号CLK2的时序与供应至第1段的移位寄存器电路部1001的时钟信号CLK1不同。此外，由第2段的移位寄存器电路部1002的第2电路部1002b的节点ND504(输出节点)输出第2段的移位寄存器电路部1002的移位输出信号SR502。
此外，第3段的移位寄存器电路部1003包含具有与第1段的移位寄存器电路部1001的第1电路部1001a及第2电路部1001b相同的电路构成的第1电路部1003a及第2电路部1003b。第3段的移位寄存器电路部1003的第1电路部1003a连接于第2段的移位寄存器电路部1002的第2电路部1002b的节点ND504(输出节点)。借此方式，第2段的移位寄存器电路部1002的移位输出信号SR502被输入至第3段的移位寄存器电路部1003的第1电路部1003a。此外，于第3段的移位寄存器电路部1003，连接有用以供给与第1段的移位寄存器电路部1001相同的时钟信号CLK1的时钟信号线(CLK1)。此外，由第3段的移位寄存器电路部1003的第2电路部1003b的节点ND504(输出节点)输出第3段的移位寄存器电路部1003的移位输出信号SR503。该移位输出信号SR503被输入至未图示的下一段的移位寄存器电路部的第1电路部。
此外，各段的移位寄存器电路部1001至1003的节点ND504连接于水平开关1100。具体而言，水平开关1100具有多个晶体管NT510至NT512。该晶体管NT510至NT512的栅极分别连接于第1段至第3段的移位寄存器电路部1001至1003的节点ND504。借此方式，各段的移位寄存器电路部1001至1003的移位输出信号SR501至SR503分别被输入至水平开关1100的晶体管NT510至NT512的栅极。此外，晶体管NT510至NT512的漏极分别连接于各段的漏极线。而且，晶体管NT510至NT512的源极连接于视频信号线Video。
通过上述的构成，在一例传统技术的、使显示装置的漏极线驱动的移位寄存器电路中，通过各段的移位寄存器电路部1001至1003使上升至H电平的时序移位的移位输出信号SR501至SR503分别被输入至水平开关1100的晶体管NT510至NT512的栅极。借此方式，由于水平开关1100的晶体管NT510至NT512依序呈导通(ON)状态，因此形成通过晶体管NT510至NT512而依序将影像信号由视频信号线Video输出至各段的漏极线的构成。
然而，在图18所示的一例传统技术的具备移位寄存器电路的显示装置中，在将正侧电位VDD与负侧电位VBB供应至移位寄存器电路之后，在尚未进行移位寄存器电路的扫描的状态下，会有这一问题产生作为各段的移位寄存器电路部1001至1003的输出节点的节点ND504的电位形成正侧电位VDD与负侧电位VBB之间的不稳定电位。借此方式，会有这一问题发生栅极连接于节点ND504的水平开关1100的晶体管NT510至NT512在意料之外的时序导通的情形。此时，由于通过形成该导通状态的晶体管NT510至NT512，而使影像信号由视频信号线Video输出至漏极线，因此会有在意料之外的时序使影像信号输出至漏极线的问题。

发明内容
本发明是为解决上述问题而研创，本发明的目的之一是提供一种可抑制在意料之外的时序将信号输出至栅极线或漏极线的显示装置。
为达成上述目的，本发明的一方面的显示装置具备移位寄存器电路，该移位寄存器电路包含第1移位寄存器电路部，用以输出第1移位信号；第2移位寄存器电路部，配置在第1移位寄存器电路部的下一段，并用以输出第2移位信号；以及逻辑合成电路部，由以第1电位导通的多个第1导电型的晶体管所构成，输入有第1移位信号以及第2移位信号，同时，将第1移位信号与第2移位信号予以逻辑合成而输出移位输出信号。而且，第1移位寄存器电路部及第2移位寄存器电路部的至少一方包含重置晶体管，用以响应预定的驱动信号，而将输出有第1移位信号或第2移位信号的节点的电位重置为逻辑合成电路部的晶体管不导通的第2电位。
在该一方面的显示装置中，如上所述，构成为第1移位寄存器电路部包含重置晶体管，用以响应预定的驱动信号，而将输出有第1移位信号或第2移位信号的节点的电位重置为逻辑合成电路部的晶体管不导通的第2电位，借此可在对移位寄存器电路接通电源后，输入预定的驱动信号，且若通过重置晶体管，将输出有第1移位信号或第2移位信号的节点的电位重置为第2电位，则可将输出至逻辑合成电路部的第1移位信号及第2移位信号的至少一方，固定在逻辑合成电路部的晶体管不导通的第2电位。借此方式，由于在对逻辑合成电路部的2个晶体管的栅极分别输入第1移位信号及第2移位信号的同时，将经由该2个晶体管输出的信号作为将第1移位信号与第2移位信号予以逻辑合成后的移位输出信号来使用时，将第1移位信号及第2移位信号的至少一方固定在逻辑合成电路部的晶体管不导通的第2电位，因此可将逻辑合成电路部的2个晶体管的至少一方保持在不导通状态。因此，经由逻辑合成电路部的2个晶体管，并不会输出移位输出信号，因此，可抑制在意料之外的时序将信号输出至栅极线或漏极线。
于上述一方面的显示装置中，最好第1移位寄存器电路部及第2移位寄存器电路部双方均包含重置晶体管。若以此方式构成，通过重置晶体管由第1移位寄存器电路部输出的第1移位信号与由第2移位寄存器电路部输出的第2移位信号双方均可固定在逻辑合成电路部的晶体管不导通的第2电位。借此方式，由于在对逻辑合成电路部的2个晶体管的栅极分别输入第1移位信号及第2移位信号的同时，将经由该2个晶体管输出的信号作为将第1移位信号与第2移位信号予以逻辑合成后的移位输出位号来使用时，可将逻辑合成电路部的2个晶体管双方均保持在不导通状态。因此，可更加确实地抑制在意料之外的时序由逻辑合成电路部将信号输出至栅极线或漏极线。
于上述一方面的显示装置中，最好预定的驱动信号是用以使移位寄存器电路开始扫描的开始信号。若以此方式构成，由于不需要另外形成用以产生预定的驱动信号的信号产生电路，因此可抑制显示装置的电路构成复杂化。
于上述一方面的显示装置中，最好第1移位寄存器电路部及第2移位寄存器电路部的至少一方包含前段的第1电路部及后段的第2电路部，第2电路部包含第1导电型的第1晶体管，该第1晶体管连接于第2电位侧与输出有第1移位信号或第2移位信号的节点之间，同时其栅极连接于第1电路部的输出节点，重置晶体管具有响应预定的驱动信号而将第1电路部的输出节点重置为第1电位的功能，响应由重置晶体管将第1电路部的输出节点重置为第1电位，而使第1晶体管呈导通状态，借此使输出有第2电路部的第1移位信号或第2移位信号的节点重置为第2电位。若以此方式构成，通过重置晶体管响应预定的驱动信号而将第1电路部的输出节点重置为第1电位，借此可使栅极连接于第1电路部的输出节点的第1导电型的第1晶体管导通，因此，可经由第1晶体管由第2电位侧将第2电位供应至输出有第1移位信号或第2移位信号的节点。借此方式，可轻易地响应预定的驱动信号，而将输出有第1移位信号或第2移位信号的节点的电位重置为第2电位。
于前述重置晶体管具有将第1电路部的输出节点重置为第1电位的功能的构成中，最好重置晶体管连接于第1电位侧与第1电路部的输出节点之间，同时其栅极连接于供应预定的驱动信号的第1驱动信号线。若以此方式构成，可轻易地使重置晶体管具有响应预定的驱动信号而将第1电路部的输出节点重置为第1电位的功能。
于包含前述第1驱动信号线的构成中，第1驱动信号线是供应开始信号的开始信号线，该开始信号是作为预定的驱动信号且用以使移位寄存器电路开始扫描。若以此方式构成，可使用开始信号作为预定的驱动信号，因此，不需要另外形成用以产生预定的驱动信号的信号产生电路。借此方式，可抑制显示装置的电路构成复杂化。此外，使用用以供应开始信号的开始信号线来作为第1驱动信号线，借此无须另外设置配线来作为用以供应预定的驱动信号的第1驱动信号线，因此，可抑制显示装置的电路规模增大。
于上述一方面的显示装置中，最好逻辑合成电路部的晶体管包含第2晶体管，其源极/漏极的一方连接于用以供应切换成第1电位与第2电位的第1信号的第1信号线，并对该第2晶体管的栅极输入有第1移位信号；以及第3晶体管，其源极/漏极的一方连接于第2晶体管的源极/漏极的另一方，并对该第3晶体管的栅极输入有第2移位信号，当第1移位信号及第2移位信号为第1电位时，使第2晶体管及第3晶体管呈导通状态，同时，由第1信号线供应第1电位的第1信号至第2晶体管的源极/漏极的一方，借此通过第2晶体管及第3晶体管而输出第1电位的移位输出信号，当第1移位信号由第1电位变化成第2电位时，由第1信号线供应第2电位的第1信号至第2晶体管的源极/漏极的一方，借此通过第2晶体管及第3晶体管而输出第2电位的移位输出信号。若以此方式构成，当第1移位信号及第2移位信号为第1电位时，可经由逻辑合成电路部的第2晶体管及第3晶体管等2个晶体管，输出将第1电位的第1移位信号与第1电位的第2移位信号予以逻辑合成的第1电位的移位输出信号，同时当第1移位信号由第1电位变化成第2电位时，可经由逻辑合成电路部的第2晶体管及第3晶体管等2个晶体管，输出将第2电位的第1移位信号与第1电位的第2移位信号予以逻辑合成的第2电位的移位输出信号。借此方式，可轻易地由逻辑合成电路部输出将第1移位信号与第2移位信号予以逻辑合成的移位输出信号。
此时，最好在第1信号为第2电位的期间，将移位输出信号强制性地保持在第2电位。若以此方式构成，由多段的逻辑合成电路部输出的移位输出信号的电位依序由第2电位(例如L电平)变化成第1电位(例如H电平)时，于第1信号为第2电位(L电平)的期间，可将由前段的逻辑合成电路部输出的移位输出信号与由下一段的逻辑合成电路部输出的移位输出信号双方强制性地设在第2电位(L电平)。借此方式，当由前段的逻辑合成电路部输出的移位输出信号为第1电位(H电平)，由下一段的逻辑合成电路部输出的移位输出信号为第2电位(L电平)时，将第1信号设为第2电位(L电平)，借此可将由前段及下一段的逻辑合成电路部分别输出的移位输出信号均设为第2电位(L电平)。此外，在第1信号为第2电位(L电平)的期间之后，若仅使由下一段的逻辑合成电路部输出的移位输出信号变化成第1电位(H电平)，则可抑制由前段的逻辑合成电路部输出的移位输出信号由第1电位(H电平)变化成第2电位(L电平)的时序与由下一段的逻辑合成电路部输出的移位输出信号由第2电位(L电平)变化成第1电位(H电平)的时序相重叠。借此方式，可抑制由于由前段的逻辑合成电路部输出的移位输出信号由第1电位(H电平)变化成第2电位(L电平)的时序与由下一段的逻辑合成电路部输出的移位输出信号由第2电位(L电平)变化成第1电位(H电平)的时序相重叠所引起的噪声(noise)。
在当上述第1移位信号由第1电位变化成第2电位时，输出有第2电位的移位输出信号的构成中，最好逻辑合成电路部包含电位固定电路部，以在第1移位信号由第1电位变化成第2电位之后，将移位输出信号固定在第2电位。若以此方式构成，通过电位固定电路部，可在第1移位信号由第1电位变化成第2电位之后，将移位输出信号固定在第2电位，因此当第1移位信号为第2电位、第2移位信号为第1电位时，可将移位输出信号固定在第2电位。此外，之后，在通过第2移位信号变化成第2电位，而使第1移位信号及第2移位信号双方均变为第2电位时，亦可将移位输出信号固定在第2电位。
在上述逻辑合成电路部包含对栅极输入有第1移位信号的第2晶体管及对栅极输入有第2移位信号的第3晶体管的构成中，最好第1移位寄存器电路部包含第4晶体管，对于其漏极至少供应第1电位，同时，其栅极连接于输出有第1移位信号的节点；以及第1电容，连接于第4晶体管的栅极-源极之间，第2移位寄存器电路部包含第5晶体管，对于其漏极至少供应第1电位，同时，其栅极连接于输出有第2移位信号的节点；以及第2电容，连接于第5晶体管的栅极-源极之间。若以此方式构成，例如，将正侧电位VDD供应至第4晶体管(第5晶体管)的漏极，同时，第4晶体管(第5晶体管)为n沟道晶体管时，由于可使第4晶体管(第5晶体管)的栅极电位上升至比VDD还高第4晶体管(第5晶体管)的临限值电压(Vt)以上的预定电压(Vα)份的电位，因此可对逻辑合成电路部的第2晶体管及第3晶体管的栅极分别供应具有高于VDD+Vt的电位(VDD+Vα)的第1移位信号及第2移位信号。借此方式，可抑制经由逻辑合成电路部的第2晶体管及第3晶体管所输出的移位输出信号的电位仅由VDD降低第2晶体管及第3晶体管的临限值电压(Vt)份。此外，对第4晶体管(第5晶体管)的漏极供应负侧电位VBB，同时，第4晶体管(第5晶体管)为p沟道晶体管时，由于可使第4晶体管(第5晶体管)的栅极电位下降至比VBB还低第4晶体管(第5晶体管)的临限值电压(Vt)以上的预定电压(Vα)份的电位，因此可对逻辑合成电路部的第2晶体管及第3晶体管的栅极分别供应具有低于VBB-Vt的电位(VDD-Vα)的第1移位信号及第2移位信号。借此方式，可抑制经由逻辑合成电路部的第2晶体管及第3晶体管所输出的移位输出信号的电位仅由VBB上升第2晶体管及第3晶体管的临限值电压(Vt)份。
于包含上述第4晶体管及第5晶体管的构成中，最好对于第4晶体管的漏极连接有用以供应切换成第1电位与第2电位的第1信号的第1信号线，同时对于栅极供应有第1时钟信号，对于第5晶体管的漏极连接有用以供应第1信号的第1信号线，同时对于栅极供应有第2时钟信号，第1信号在第1时钟信号由第2电位变成第1电位之后，以及在第2时钟信号由第2电位变成第1电位之后，分别由第2电位切换成第1电位。若以此方式构成，随着通过第1时钟信号(第2时钟信号)使第4晶体管(第5晶体管)的栅极电位由第2电位变化成第1电位，而使第4晶体管(第5晶体管)呈导通状态之后，可通过第1信号使第4晶体管(第5晶体管)的源极电位由第2电位变化成第1电位。借此方式，此时的第4晶体管(第5晶体管)的源极电位的变化份亦可使第4晶体管(第5晶体管)的栅极电位上升或下降。亦即，除了对于第4晶体管(第5晶体管)的漏极供应为固定电位的第1电位时的第4晶体管(第5晶体管)的栅极与源极之间的第1电容(第2电容)所引起的第4晶体管(第5晶体管)的栅极电位的上升或下降之外，使源极电位由第2电位变化成第1电位时的变化份亦可使第4晶体管(第5晶体管)的栅极电位较高或较低。借此方式，可更轻易地将第1及第2移位信号的电位设定为比VDD还高临限值电压(Vt)以上的电位或比VBB还低临限值电压(Vt)以上的电位。因此，可更轻易地对于逻辑合成电路部的第2晶体管的栅极及第3晶体管的栅极，供应具有VDD+Vt以上的电位或VBB-Vt以下的电位的第1移位信号及第2移位信号，因此，可更加抑制经由第2晶体管及第3晶体管所输出的移位输出信号的电位仅下降或上升临限值电压(Vt)份。
在包含上述第4晶体管及第5晶体管的构成中，最好对于第4晶体管的漏极连接有用以供应切换成第1电位与第2电位的第2信号的第2信号线，同时对于栅极供应有第1时钟信号，对于第5晶体管的漏极连接有用以供应切换成第1电位与第2电位的第3信号的第3信号线，同时对于栅极供应有第2时钟信号，第2信号在第1时钟信号由第2电位变成第1电位之后，由第2电位切换成第1电位，第3信号在第2时钟信号由第2电位变成第1电位之后，由第2电位切换成第1电位。若以此方式构成，第1移位寄存器电路部的第4晶体管与第2移位寄存器电路部的第5晶体管可分别配合响应第1时钟信号与第2时钟信号而导通的时序，使第4及第5晶体管的源极电位由第2电位变化成第1电位。此外，可在第1移位寄存器电路部的第4晶体管与第2移位寄存器电路部的第5晶体管分别响应第1时钟信号与第2时钟信号而呈不导通为止，将第4及第5晶体管的源极电位分别保持在第1电位。借此方式，可抑制在第4及第5晶体管响应第1时钟信号与第2时钟信号而呈不导通状态为止的期间，第4及第5晶体管的源极电位成为第2电位而引起第4及第5晶体管的栅极电位发生变动的问题产生。此时，可抑制由连接有第1移位寄存器电路部的第4晶体管的栅极的节点所输出的第1移位信号以及由连接有第2移位寄存器电路部的第5晶体管的栅极的节点所输出的第2移位信号发生变动，因此，可抑制对于栅极输入有第1移位信号的逻辑合成电路部的第2晶体管的动作、以及对于栅极输入有第2移位信号的逻辑合成电路部的第3晶体管的动作变得不稳定。
在包含上述第4晶体管及第5晶体管的构成中，最好重置晶体管亦具有以下功能响应预定的驱动信号，将第4晶体管或第5晶体管的源极的电位重置为第2电位。若以此方式构成，例如，当第4晶体管(第5晶体管)为n沟道晶体管，同时，在对第4晶体管(第5晶体管)的漏极供应正侧电位VDD(第1电位)，而使第4晶体管(第5晶体管)的源极的电位上升之前，若先将第4晶体管(第5晶体管)的源极的电位重置为负侧电位VBB(第2电位)的话，则可使第4晶体管(第5晶体管)的栅极电位上升第4晶体管(第5晶体管)的源极的电位由负侧电位VBB上升至正侧电位VDD的电位差的量。借此方式，与使第4晶体管(第5晶体管)的源极的电位由正侧电位VDD与负侧电位VBB之间的不稳定电位上升的情形相较之下，由于可使第4晶体管(第5晶体管)的栅极电位更加上升，因此，可更加确实地使第4晶体管(第5晶体管)的栅极电位上升至比VDD还高第4晶体管(第5晶体管)的临限值电压(Vt)以上的预定电压(Vα)份的电位。此外，第4晶体管(第5晶体管)为p沟道晶体管，同时，在对第4晶体管(第5晶体管)的漏极供应负侧电位VBB(第1电位)，而使第4晶体管(第5晶体管)的源极的电位降低之前，若先将第4晶体管(第5晶体管)的源极的电位重置为正侧电位VDD(第2电位)的话，则可使第4晶体管(第5晶体管)的栅极电位降低第4晶体管(第5晶体管)的源极的电位由正侧电位VDD降低至负侧电位VBB的电位差的量。借此方式，与使第4晶体管(第5晶体管)的源极的电位由正侧电位VDD与负侧电位VBB之间的不稳定电位降低的情形相较之下，由于可使第4晶体管(第5晶体管)的栅极电位更加降低，因此，可更加确实地使第4晶体管(第5晶体管)的栅极电位降低至比VBB还低第4晶体管(第5晶体管)的临限值电压(Vt)以上的预定电压(Vα)份的电位。
于上述一方面的显示装置中，最好移位寄存器电路适用于用以驱动栅极线的移位寄存器电路及用以驱动漏极线的移位寄存器电路的至少一方。若以此方式构成，可轻易地抑制在意料的之外的时序将信号输出至栅极线及漏极线的至少一方。
于上述一方面的显示装置中，最好构成第1移位寄存器电路部、第2移位寄存器电路部及逻辑合成电路部的晶体管、以及重置晶体管具有第1导电型。若以此方式构成，与通过具有第1导电型或第2导电型等2种导电型的晶体管构成第1移位寄存器电路部、第2移位寄存器电路部及逻辑合成电路部的晶体管、以及重置晶体管的情形相较之下，可降低在形成该等晶体管时的离子注入制造过程的次数以及离子注入掩模的个数。借此方式，可抑制制造过程复杂化，同时可抑制制造成本增加。
于上述一方面的显示装置中，最好显示装置是由液晶显示装置及EL显示装置的任一方所构成。


图1是显示本发明的第1实施方式的液晶显示装置的俯视图。
图2为图1所示的第1实施方式的液晶显示装置的V驱动器内部的电路图。
图3是用以说明本发明第1实施方式的液晶显示装置的V驱动器的动作的电压波形图。
图4是显示本发明的第2实施方式的液晶显示装置的俯视图。
图5为图4所示的第2实施方式的液晶显示装置的V驱动器内部的电路图。
图6是用以说明本发明第2实施方式的液晶显示装置的V驱动器的动作的电压波形图。
图7为本发明的第3实施方式的液晶显示装置的V驱动器内部的电路图。
图8是用以说明本发明第3实施方式的液晶显示装置的V驱动器的动作的电压波形图。
图9为本发明的第4实施方式的液晶显示装置的V驱动器内部的电路图。
图10是用以说明本发明第4实施方式的液晶显示装置的V驱动器的动作的电压波形图。
图11为本发明的第5实施方式的液晶显示装置的V驱动器内部的电路图。
图12是用以说明本发明第5实施方式的液晶显示装置的V驱动器的动作的电压波形图。
图13为本发明的第6实施方式的液晶显示装置的V驱动器内部的电路图。
图14是用以说明本发明第6实施方式的液晶显示装置的V驱动器的动作的电压波形图。
图15为本发明的第7实施方式的液晶显示装置的H驱动器内部的电路图。
图16是显示本发明第8实施方式的有机EL显示装置的俯视图。
图17是显示本发明第9实施方式的有机EL显示装置的俯视图。
图18是用以说明使一例传统技术显示装置的漏极线驱动的移位寄存器电路的电路构成的电路图。
主要组件符号说明1、1a、1b基板2、2a、102、102a 显示部3、3a水平开关(HSW)4、4aH驱动器5、5aV驱动器10驱动IC11 信号产生电路12、120、120a电源电路20、20a 像素21、121、122 n沟道晶体管(晶体管)21a p沟道晶体管(晶体管)22、22a 像素电极
23、23a 对向电极24、24a 液晶25、25a、123、123a 补助电容51至55、501至505、511至515、521至525、531至535、541至545移位寄存器电路部51a至55a、501a至505a、511a至515a、521a至525a、531a至535a、541a至545a、1001a至1003a 第1电路部51b至55b、501b至505b、511b至515b、521b至525b、531b至535b、541b至545b、1001b至1003b 第2电路部60、600、610、620、630、640 扫描方向切换电路部70、700、710、720、730、740 输入信号切换电路部81至83、801至803、811至813、821至823、831至833、841至843 逻辑合成电路部81a至83a、801a至803a、811a至813a、821a至823a、831a至833a、841a至843a 电位固定电路部91、901、911、921电路部124、124a阳极125、125a阴极126 有机EL组件Video视频信号(线)SR1至SR5 移位信号SR11至SR15 输出信号ST、STV、STH 开始信号(STV)、(STH) 开始信号线CSV、CSH 扫描方向切换信号(CSV)、(CSH) 扫描方向切换信号线CKH、CKH1、CKH2、CKV、CKV1、CKV2、CLK1、CLK2 时钟信号(CKV1)、(CKV2)、(CLK1)、(CLK2) 时钟信号线SR501至SR503、Dummy、Drain1、Drain2、Gate1、Gate2移位输出信号
ENB、ENB1、ENB2 使能信号(ENB1)、(ENB2) 使能信号线XENB 反转使能信号(XENB) 反转使能信号线VDD 正侧电位VBB 负侧电位NT1至NT8、NT11至NT18、NT21至NT28、NT31至NT38、NT41至NT48、NT51至NT85、NT91至NT95、NT101至NT105、NT111至NT114、NT121至NT123、NT500至NT508、NT510至NT512 n沟道晶体管(晶体管)NT39、NT49 n沟道晶体管(重置晶体管)PT1至PT8、PT11至PT18、PT21至PT28、PT31至PT38、PT41至PT48、PT51至PT85、PT91至PT95、PT101至PT105、PT111至PT114 p沟道晶体管(晶体管)PT39、PT49 p沟道晶体管(重置晶体管)C1至C4、C11至C14、C21至C24、C31至C34、C41至C44、C81、C91、C101、C111、C501、C502 电容ND1至ND7、ND501至ND504节点XCSH、XCSV 反转扫描方向切换信号(XCSH)、(XCSV) 反转扫描方向切换信号线(Dummy) 假栅极线(Gate1) 第1段的栅极线(Gate2) 第2段的栅极线(Video) 视频信号线具体实施方式
以下参照图示说明本发明的实施方式。
第1实施方式首先，参照图1，在本第1实施方式中，在基板1上设有显示部2。在该显示部2以矩阵状配置有像素20。此外，在图1中，为简化图示，仅图示1个像素20。各个像素20由以下所构成n沟道晶体管21(以下称为晶体管21)；像素电极22；与像素电极22相对向配置的各像素20共通的对向电极23；夹持在像素电极22与对向电极23之间的液晶24；以及补助电容25。而晶体管21的源极连接于像素电极22与补助电容25，同时，其漏极连接于漏极线。该晶体管21的栅极连接于栅极线。
此外，以沿着显示部2的一边的方式，在基板1上设有用以驱动(扫描)显示部2的漏极线的水平开关(HSW)3及H驱动器4。此外，以沿着显示部2的另一边的方式，在基板1上设有用以驱动(扫描)显示部2的栅极线的V驱动器5。此外，关于图1的水平开关3，虽仅图示2个开关，但实际上配置有对应像素数的数量的开关。此外，关于图1的H驱动器4及V驱动器5，虽然分别仅图示2个移位寄存器电路部，但实际上配置有对应像素数的数量的移位寄存器电路部。
此外，在基板1的外部设置有驱动IC 10。该驱动IC 10具备信号产生电路11及电源电路12。由驱动IC 10往H驱动器4供应有视频信号Video、开始信号STH、扫描方向切换信号CSH、时钟信号CKH、使能信号(Enable Signal)ENB、正侧电位VDD及负侧电位VBB。此外，由驱动IC 10往V驱动器5供应有开始信号STV、使能信号ENB、扫描方向切换信号CSV、时钟信号CKV、正侧电位VDD及负侧电位VBB。
如图2所示，在第1实施方式中，在V驱动器5的内部设有多段的移位寄存器电路部51至55；扫描方向切换电路部60；输入信号切换电路部70；多段的逻辑合成电路部81至83；以及电路部91。此外，在图2中为简化图示，虽仅图示5段份的移位寄存器电路部51至55及3段份的逻辑合成电路部81至83，但在实际上设有对应像素数的数量的移位寄存器电路部及逻辑合成电路部。
第1段的移位寄存器电路部51由前段的第1电路部51a与后段的第2电路部51b所构成。第1电路部51a包含n沟道晶体管NT1及NT2；呈二极管连接的n沟道晶体管NT3；电容C1及C2。此外，第2电路部51b包含n沟道晶体管NT4、NT5、NT6及NT7；呈二极管连接的n沟道晶体管NT8；电容C3及C4。以下，n沟道晶体管NT1至NT8分别称为晶体管NT1至NT8。
此外，设在第1段的移位寄存器电路部51的晶体管NT1 NT8全部均通过由n型MOS晶体管(场效应型晶体管)构成的TFT(thin filmtransistor，薄膜晶体管)所构成。而且，晶体管NT1、NT2、NT6、NT7及NT8具有相互电性连接的2个栅极电极。此外，于第1电路部51a中，晶体管NT1的源极连接于负侧电位VBB，同时，其漏极连接于为第1电路部51a的输出节点的节点ND1。此外，电容C1的一方的电极连接于负侧电位VBB，同时，另一方的电极连接于节点ND1。而且，晶体管NT2的源极经由晶体管NT3而连接于节点ND1，同时，其漏极连接于时钟信号线(CKV1)。此外，电容C2连接于晶体管NT2的栅极与源极之间。
此外，于第2电路部51b中，晶体管NT4的源极连接于节点ND3，同时，其漏极连接于正侧电位VDD。该晶体管NT4的栅极连接于节点ND2。此外，晶体管NT5的源极连接于负侧电位VBB，同时，其漏极连接于节点ND3。该晶体管NT5的栅极连接于第1电路部51a的节点ND1。此外，晶体管NT6的源极连接于负侧电位VBB，同时，其漏极连接于节点ND2。该晶体管NT6的栅极连接于第1电路部51a的节点ND1。而且，晶体管NT6是当晶体管NT5呈导通状态时，为了将晶体管NT4设为不导通状态而设置。而且，晶体管NT7的源极经由晶体管NT8而连接于节点ND2，同时，其漏极连接于时钟信号线(CKV1)。此外，电容C3连接于晶体管NT4的栅极与源极之间。电容C4连接于晶体管NT7的栅极与源极之间。
此外，第2段至第5段的移位寄存器电路部52至55具有与上述第1段的移位寄存器电路部51几乎相同的电路构成。具体而言，第2段至第5段的移位寄存器电路部52至55分别由以下所构成电路构成几乎与第1段的移位寄存器电路部51的第1电路部51a相同的第1电路部52a至55a；以及电路构成几乎与第2电路部51b相同的第2电路部52b至55b。
第2段的移位寄存器电路部52包含对应于第1段的移位寄存器电路部51的晶体管NT1至NT8的n沟道晶体管NT11至NT18；以及对应于电容C1至C4的电容C11至C14。其中，n沟道晶体管NT14是本发明的“第4晶体管”及“第5晶体管”的一例，n沟道晶体管NT16是本发明的“第1晶体管”的一例。此外，电容C13是本发明的“第1电容”及“第2电容”的一例。以下，n沟道晶体管NT11至NT18分别称为晶体管NT11至NT18。此外，第3段的移位寄存器电路部53包含对应于第1段的移位寄存器电路部51的晶体管NT1至NT8的n沟道晶体管NT2 1至NT28；以及对应于电容C1至C4的电容C21至C24。其中，n沟道晶体管NT24是本发明的“第4晶体管”及“第5晶体管”的一例，n沟道晶体管NT26是本发明的“第1晶体管”的一例。此外，电容C23是本发明的“第1电容”及“第2电容”的一例。以下，n沟道晶体管NT21至NT28分别称为晶体管NT21至NT28。
此外，第4段的移位寄存器电路部54包含对应于第1段的移位寄存器电路部51的晶体管NT1至NT8的n沟道晶体管NT31至NT38；以及对应于电容C1至C4的电容C31至C34。其中，n沟道晶体管NT34是本发明的“第4晶体管”及“第5晶体管”的一例，n沟道晶体管NT36是本发明的“第1晶体管”的一例。此外，电容C33是本发明的“第1电容”及“第2电容”的一例。以下，n沟道晶体管NT31至NT38分别称为晶体管NT31至NT38。此外，第5段的移位寄存器电路部55包含对应于第1段的移位寄存器电路部51的晶体管NT1至NT8的n沟道晶体管NT41至NT48；以及对应于电容C1至C4的电容C41至C44。其中，n沟道晶体管NT44是本发明的“第4晶体管”及“第5晶体管”的一例，n沟道晶体管NT46是本发明的“第1晶体管”的一例。此外，电容C43是本发明的“第1电容”及“第2电容”的一例。以下，n沟道晶体管NT41至NT48分别称为晶体管NT41至NT48。
在此，在第1实施方式中，第4段的移位寄存器电路部54的第1电路部54a包含n沟道晶体管NT39，用以将输出移位信号SR4的节点ND2的电位重置为负侧电位VBB。此外，第5段的移位寄存器电路部55的第1电路部55a包含n沟道晶体管NT49，用以将输出移位信号SR5的节点ND2的电位重置为负侧电位VBB。以下，n沟道晶体管NT39及NT49分别称为重置晶体管NT39及NT49。
此外，对于重置晶体管NT39的漏极供应有正侧电位VDD，同时，其源极连接于为第4段的移位寄存器电路部54的第1电路部54a的输出节点的节点ND1。此外，于重置晶体管NT39的栅极连接有用以供应开始信号STV的开始信号线(STV)。其中，开始信号STV是本发明的“预定的驱动信号”的一例，开始信号线(STV)是本发明的“第1驱动信号线”的一例。借此方式构成为响应H电平的开始信号STV而使重置晶体管NT39导通时，经由重置晶体管NT39供应有正侧电位VDD，借此使第1电路部54a的节点ND1的电位成为正侧电位VDD(H电平)。接着，构成为由于当第1电路部54a的节点ND1的电位成为正侧电位VDD(H电平)时，第2电路部54b的晶体管NT36为导通，因此，经由晶体管NT36供应有负侧电位VBB，借此将用以输出移位信号SR4的第2电路部54b的节点ND2重置为负侧电位VBB。
此外，对于重置晶体管NT49的漏极供应有正侧电位VDD，同时，其源极连接于为第5段的移位寄存器电路部55的第1电路部55a的输出节点的节点ND1。此外，于重置晶体管NT49的栅极连接有用以供应开始信号STV的开始信号线(STV)。借此方式，在第5段的移位寄存器电路部55中，与上述第4段的移位寄存器电路部54相同地，构成为将用以输出移位信号SR5的第2电路部55b的节点ND2重置为负侧电位VBB。
此外，第2段的移位寄存器电路部52的晶体管NT12及NT17、与第4段的移位寄存器电路部54的晶体管NT32及NT37，是连接于时钟信号线(CKV2)。此外，第3段的移位寄存器电路部53的晶体管NT22及NT27、与第5段的移位寄存器电路部55的晶体管NT42及NT47，是连接于时钟信号线(CKV1)。亦即，时钟信号线(CKV1)与时钟信号线(CKV2)是每隔1段交替连接。
而且，在第1实施方式中，是将1条1条的使能信号线(ENB1)与使能信号线(ENB2)交替连接于第3段以后的移位寄存器电路部53至55。其中，该使能信号线(ENB1)及(ENB2)是本发明的“第2信号线”及“第3信号线”的一例。构成为经由该使能信号线(ENB1)，供应有在预定时序将电位由L电平切换成H电平的使能信号(ENB1)，同时，经由使能信号线(ENB2)，供应有在与使能信号线ENB1不同的时序将电位由L电平切换成H电平的使能信号ENB2。而在第3段的移位寄存器电路部53及第5段的移位寄存器电路部55中，分别将使能信号线(ENB1)连接于晶体管NT24及NT44的漏极。此外，在第4段的移位寄存器电路部54中，将使能信号线(ENB2)连接于晶体管NT34的漏极。
此外，扫描方向切换电路部60包含n沟道晶体管NT51至NT60。以下，n沟道晶体管NT51至NT60分别称为晶体管NT51至NT60。该晶体管NT51至NT60全部均通过由n型MOS晶体管构成的TFT所构成。
此外，晶体管NT51至NT55是以此顺序将源极/漏极的一方与源极/漏极的另一方相互连接。此外，于晶体管NT51、NT53及NT55的栅极连接有扫描方向切换信号线(CSV)，同时，于晶体管NT52及NT54的栅极连接有反转扫描方向切换信号线(XCSV)。亦即，于晶体管NT51至NT55的栅极，分别交替连接有扫描方向切换信号线(CSV)及反转扫描方向切换信号线(XCSV)。
此外，晶体管NT56连接于后述的电路部91的节点ND6。此外，晶体管NT57至NT60是以此顺序将源极/漏极的一方与源极/漏极的另一方相互连接。于晶体管NT56、NT58及NT60的栅极连接有反转扫描方向切换信号线(XCSV)，同时，于晶体管NT57及NT59的栅极连接有扫描方向切换信号线(CSV)。亦即，于晶体管NT56至NT60的栅极，分别交替连接有反转扫描方向切换信号线(XCSV)及扫描方向切换信号线(CSV)。
其中，当扫描方向为顺向时，是以使扫描方向切换信号CSV成为H电平(VDD)的方式，且反转扫描方向切换信号XCSV成为L电平(VBB)的方式进行控制。因此，当扫描方向为顺向时，是以使晶体管NT51、NT53、NT55、NT57及NT59呈导通状态的方式，且晶体管NT52、NT54、NT56、NT58及NT60呈不导通状态的方式进行控制。此外，当扫描方向为逆向时，是以使扫描方向切换信号CSV成为L电平(VBB)、且反转扫描方向切换信号XCSV成为H电平(VDD)的方式进行控制。因此，当扫描方向为逆向时，是以使晶体管NT51、NT53、NT55、NT57及NT59呈不导通状态的方式，且晶体管NT52、NT54、NT56、NT58及NT60呈导通状态的方式进行控制。
此外，第1段的移位寄存器电路部51的晶体管NT1的栅极连接于扫描方向切换电路部60的晶体管NT51的源极/漏极的另一方(晶体管NT52的源极/漏极的一方)，同时，第1段的移位寄存器电路部51的节点ND3连接于扫描方向切换电路部60的晶体管NT57的源极/漏极的一方。
此外，第2段的移位寄存器电路部52的晶体管NT11的栅极连接于扫描方向切换电路部60的晶体管NT57的源极/漏极的另一方(晶体管NT58的源极/漏极的一方)，同时，第2段的移位寄存器电路部52的节点ND3连接于扫描方向切换电路部60的晶体管NT52的源极/漏极的另一方(晶体管NT53的源极/漏极的一方)。
此外，第3段的移位寄存器电路部53的晶体管NT21的栅极连接于扫描方向切换电路部60的晶体管NT53的源极/漏极的另一方(晶体管NT54的源极/漏极的一方)，同时，第3段的移位寄存器电路部53的节点ND3连接于扫描方向切换电路部60的晶体管NT58的源极/漏极的另一方(晶体管NT59的源极/漏极的一方)。
此外，第4段的移位寄存器电路部54的晶体管NT31的栅极连接于扫描方向切换电路部60的晶体管NT59的源极/漏极的另一方(晶体管NT60的源极/漏极的一方)，同时，第4段的移位寄存器电路部54的节点ND3连接于扫描方向切换电路部60的晶体管NT54的源极/漏极的另一方(晶体管NT55的源极/漏极的一方)。
此外，第5段的移位寄存器电路部55的晶体管NT41的栅极连接于扫描方向切换电路部60的晶体管NT55的源极/漏极的另一方，同时，第5段的移位寄存器电路部55的节点ND3连接于扫描方向切换电路部60的晶体管NT60的源极/漏极的另一方。
将各段的移位寄存器电路部51至55与扫描方向切换电路部60连接成如上所述，借此控制成按照扫描方向，于预定段的移位寄存器电路部的第1电路部，相对于扫描方向输入前段的输出信号(SR11至SR15)。但是，对于扫描方向为顺向时的初段的移位寄存器电路部51的第1电路部51a输入有开始信号STV。
此外，输入信号切换电路部70包含栅极连接于扫描方向切换信号线(CSV)的n沟道晶体管NT61至NT70；以及栅极连接于反转扫描方向切换信号线(XCSV)的n沟道晶体管NT71至NT80。以下，n沟道晶体管NT61至NT80分别称为晶体管NT61至NT80。此外，构成输入信号切换电路部70的晶体管NT61至NT80全部均通过由n型MOS晶体管构成的TFT所构成。
此外，连接于扫描方向切换信号线(CSV)的n沟道晶体管与连接于反转扫描方向切换信号线(XCSV)的n沟道晶体管相对于各段的移位寄存器电路部51至55分别配置2个。具体而言，对应于第1段的移位寄存器电路部51，配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT61及NT62；以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT71及NT72。晶体管NT61及NT71的源极/漏极的一方连接于第1段的移位寄存器电路部51的晶体管NT2的栅极。晶体管NT61的源极/漏极的另一方连接于第2段的移位寄存器电路部52的节点ND2，同时，晶体管NT71的源极/漏极的另一方连接于正侧电位VDD。此外，晶体管NT62及NT72的源极/漏极的一方连接于第1段的移位寄存器电路部51的晶体管NT7的栅极。晶体管NT62的源极/漏极的另一方连接于供应有开始信号STV的扫描方向切换电路部60的晶体管NT51的源极/漏极的另一方(晶体管NT52的源极/漏极的一方)以及晶体管NT1的栅极，同时，晶体管NT72的源极/漏极的另一方连接于第2段的移位寄存器电路部52的节点ND2。
此外，对应于第2段的移位寄存器电路部52，配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT63及NT64；以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT73及NT74。晶体管NT63及NT73的源极/漏极的一方连接于第2段的移位寄存器电路部52的晶体管NT12的栅极。晶体管NT63的源极/漏极的另一方连接于第3段的移位寄存器电路部53的节点ND2，同时，晶体管NT73的源极/漏极的另一方连接于第1段的移位寄存器电路部51的节点ND2。此外，晶体管NT64及NT74的源极/漏极的一方连接于第2段的移位寄存器电路部52的晶体管NT17的栅极。晶体管NT64的源极/漏极的另一方连接于第1段的移位寄存器电路部51的节点ND2，同时，晶体管NT74的源极/漏极的另一方连接于第3段的移位寄存器电路部53的节点ND2。
此外，对应于第3段的移位寄存器电路部53，配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT65及NT66；以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT75及NT76。晶体管NT65及NT75的源极/漏极的一方连接于第3段的移位寄存器电路部53的晶体管NT22的栅极。晶体管NT65的源极/漏极的另一方连接于第4段的移位寄存器电路部54的节点ND2，同时，晶体管NT75的源极/漏极的另一方连接于第2段的移位寄存器电路部52的节点ND2。此外，晶体管NT66及NT76的源极/漏极的一方连接于第3段的移位寄存器电路部53的晶体管NT27的栅极。晶体管NT66的源极/漏极的另一方连接于第2段的移位寄存器电路部52的节点ND2，同时，晶体管NT76的源极/漏极的另一方连接于第4段的移位寄存器电路部54的节点ND2。
此外，对应于第4段的移位寄存器电路部54，配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT67及NT68；以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT77及NT78。晶体管NT67及NT77的源极/漏极的一方连接于第4段的移位寄存器电路部54的晶体管NT32的栅极。晶体管NT67的源极/漏极的另一方连接于第5段的移位寄存器电路部55的节点ND2，同时，晶体管NT77的源极/漏极的另一方连接于第3段的移位寄存器电路部53的节点ND2。此外，晶体管NT68及NT78的源极/漏极的一方连接于第4段的移位寄存器电路部54的晶体管NT37的栅极。晶体管NT68的源极/漏极的另一方连接于第3段的移位寄存器电路部53的节点ND2，同时，晶体管NT78的源极/漏极的另一方连接于第5段的移位寄存器电路部55的节点ND2。
此外，对应于第5段的移位寄存器电路部55，配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT69及NT70；以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT79及NT80。晶体管NT69及NT79的源极/漏极的一方连接于第5段的移位寄存器电路部55的晶体管NT42的栅极。晶体管NT69的源极/漏极的另一方连接于未图示的第6段的移位寄存器电路部的节点ND2，同时，晶体管NT79的源极/漏极的另一方连接于第4段的移位寄存器电路部54的节点ND2。此外，晶体管NT70及NT80的源极/漏极的一方连接于第5段的移位寄存器电路部55的晶体管NT47的栅极。晶体管NT70的源极/漏极的另一方连接于第4段的移位寄存器电路部54的节点ND2，同时，晶体管NT80的源极/漏极的另一方连接于未图示的第6段的移位寄存器电路部的节点ND2。
通过将构成输入信号切换电路部70的晶体管NT61至NT80构成如上所述，当扫描方向为顺向时，是控制成晶体管NT61至NT70呈导通状态，而且，晶体管NT71至NT80呈不导通状态。此外，通过将各段的移位寄存器电路部51至55与输入信号切换电路部70连接成如上所述，而控制成按照扫描方向，于预定段的移位寄存器电路部的第1电路部，相对于扫描方向输入下一段的移位信号(SR1至SR5)，而且，于预定段的移位寄存器电路部的第2电路部，相对于扫描方向输入前段的移位信号(SR1至SR5)。但是，对于初段的移位寄存器电路部51的第1电路部51a输入有开始信号STV。
此外，逻辑合成电路部81至83分别连接于假栅极线(Dummy)、第1段的栅极线(Gate1)及第2段的栅极线(Gate2)。其中，假栅极线(Dummy)为未连接于设在显示部2的像素20(参照图1)的栅极线。此外，逻辑合成电路部81至83分别构成为将由所对应的预定段的移位寄存器电路部输出的移位信号与由该预定段的下一段的移位寄存器电路部输出的移位信号予以逻辑合成，而将移位输出信号输出至各段的栅极线。此外，连接于假栅极线(Dummy)的逻辑合成电路部81包含n沟道晶体管NT81至NT84；呈二极管连接的n沟道晶体管NT85；以及电容C81。其中，n沟道晶体管NT81是本发明的“第2晶体管”的一例，n沟道晶体管NT82是本发明的“第3晶体管”的一例。以下，n沟道晶体管NT81至NT85分别称为晶体管NT81至NT85。
此外，晶体管NT83至NT85通过电容C81而构成有电位固定电路部81a。该电位固定电路部81a是当由逻辑合成电路部81输出L电平的移位输出信号至假栅极线(Dummy)时，为了固定该移位输出信号的L电平的电位而设。此外，构成逻辑合成电路部81的晶体管NT81至NT85全部均是通过由n型MOS晶体管构成的TFT所构成。此外，晶体管NT81的漏极连接于使能信号线(ENB)，同时，源极连接于晶体管NT82的漏极。此外，晶体管NT82的源极连接于节点ND4(假栅极线)。晶体管NT81的栅极连接于输出有第2段的移位寄存器电路部52的移位信号SR2的节点ND2，同时，晶体管NT82的栅极连接于输出有第3段的移位寄存器电路部53的移位信号SR3的节点ND2。
此外，晶体管NT83的源极连接于负侧电位VBB，同时，漏极连接于节点ND4(假栅极线)。该晶体管NT83的栅极连接于节点ND5。此外，晶体管NT84的源极连接于负侧电位VBB，同时，漏极连接于节点ND5。该晶体管NT84的栅极连接于节点ND4(假栅极线)。此外，电容C81的一方的电极连接于负侧电位VBB，同时，另一方的电极连接于节点ND5。此外，节点ND5经由晶体管NT85而连接于反转使能信号线(XENB)。
此外，连接于第1段的栅极线(Gate1)的逻辑合成电路部82具有与连接于假栅极线(Dummy)的逻辑合成电路部81相同的电路构成。具体而言，连接于第1段的栅极线(Gate1)的逻辑合成电路部82包含对应于连接于假栅极线(Dummy)的逻辑合成电路部81的晶体管NT81至NT85及电容C81的n沟道晶体管NT91至NT95及电容C91。其中，n沟道晶体管NT91是本发明的“第2晶体管”的一例，n沟道晶体管NT92是本发明的“第3晶体管”的一例。以下，n沟道晶体管NT91至NT95分别称为晶体管NT91至NT95。此外，对应于连接于假栅极线(Dummy)的逻辑合成电路部81的电位固定电路部81a的电位固定电路部82a是由晶体管NT93至NT95及电容C91所构成。
其中，于连接于第1段的栅极线(Gate1)的逻辑合成电路部82中，晶体管NT91的栅极连接于输出有第3段的移位寄存器电路部53的移位信号SR3的节点ND2，同时，晶体管NT92的栅极连接于输出有第4段的移位寄存器电路部54的移位信号SR4的节点ND2。此外，节点ND5经由晶体管NT95而连接于反转使能信号线(XENB)。
此外，连接于第2段的栅极线(Gate2)的逻辑合成电路部83具有与连接于假栅极线(Dummy)的逻辑合成电路部81相同的电路构成。具体而言，连接于第2段的栅极线(Gate2)的逻辑合成电路部83包含对应于连接于假栅极线(Dummy)的逻辑合成电路部81的晶体管NT81至NT85及电容C81的n沟道晶体管NT101至NT105及电容C101。其中，n沟道晶体管NT101是本发明的“第2晶体管”的一例，n沟道晶体管NT102是本发明的“第3晶体管”的一例。以下，n沟道晶体管NT101至NT105分别称为晶体管NT101至NT105。此外，对应于连接于假栅极线(Dummy)的逻辑合成电路部81的电位固定电路部81a的电位固定电路部83a是由晶体管NT103至NT105及电容C101所构成。
其中，于连接于第2段的栅极线(Gate2)的逻辑合成电路部83中，晶体管NT101的栅极连接于输出有第4段的移位寄存器电路部54的移位信号SR4的节点ND2，同时，晶体管NT102的栅极连接于输出有第5段的移位寄存器电路部55的移位信号SR5的节点ND2。此外，节点ND5经由晶体管NT105而连接于反转使能信号线(XENB)。
此外，电路部91包含n沟道晶体管NT111至NT113；呈二极管连接的n沟道晶体管NT114；以及电容C111。以下，n沟道晶体管NT111至NT114分别称为晶体管NT111至NT114。构成电路部91的晶体管NT111至NT114全部均是通过由n型MOS晶体管构成的TFT所构成。
接着，晶体管NT111的漏极连接于使能信号线(ENB)，同时，源极连接于节点ND6。该晶体管NT111的栅极连接于第2段的移位寄存器电路部52的节点ND2。晶体管NT112的源极连接于负侧电位VBB，同时，漏极连接于节点ND6。该晶体管NT112的栅极连接于节点ND7。晶体管NT113的源极连接于负侧电位VBB，同时，漏极连接于节点ND7。该晶体管NT113的栅极连接于节点ND6。电容C111的一方的电极连接于负侧电位VBB，同时，另一方的电极连接于节点ND7。此外，节点ND6连接于扫描方向切换电路部60的晶体管NT56的源极/漏极的另一方。此外，节点ND7经由晶体管NT114而连接于反转使能信号线(XENB)。
接着，参照图1至图3，就第1实施方式的液晶显示装置的V驱动器的动作加以说明。
首先，沿着图2中的顺向，就时序发生移位的移位输出信号依序输出至各段的栅极线的情形(顺向扫描的情形)加以说明。首先，通过接通电源，将正侧电位VDD及负侧电位VBB供应至V驱动器5的各段的移位寄存器电路部。然后，当为顺向扫描时，将扫描方向切换信号CSV保持在H电平，同时，将反转扫描方向切换信号XCSV保持在L电平。借此方式，当进行顺向扫描时，将扫描方向切换信号CSV输入至栅极的晶体管NT51、NT53、NT55、NT57、NT59及NT61至NT70保持在导通状态。此外，将反转扫描方向切换信号XCSV输入至栅极的晶体管NT52、NT54、NT56、NT58、NT60及NT71至NT80保持在不导通状态。然后，在初始状态下，各段的移位寄存器电路部51至55的节点ND1至ND3的电位形成正侧电位VDD与负侧电位VBB之间的不稳定电位。借此方式，在初始状态下，由各段的移位寄存器电路部51至55输出的移位信号SR1至SR5与输出信号SR11至SR15形成正侧电位VDD与负侧电位VBB之间的不稳定电位。在该状态下，如图3所示，使开始信号STV上升至H电平。
借此方式，在第1实施方式中，将H电平的开始信号STV输入至第4段的移位寄存器电路部54的第1电路部54a的重置晶体管NT39的栅极。因此，由于重置晶体管NT39为导通，因此，经由重置晶体管NT39而将正侧电位VDD供应至第4段的移位寄存器电路部54的第1电路部54a的节点ND1。借此方式，在初始状态下，为正侧电位VDD与负侧电位VBB之间的不稳定电位的第1电路部54a的节点ND1的电位被重置为正侧电位VDD(H电平)。因此，分别对于连接于第1电路部54a的节点ND1的第2电路部54b的晶体管NT36及NT35的栅极施加正侧电位VDD(H电平)。借此方式，由于晶体管NT36及NT35为导通，因此经由晶体管NT36及NT35而分别将负侧电位VBB供应至第4段的移位寄存器电路部54的节点ND2及ND3。
因此，在初始状态下，为正侧电位VDD与负侧电位VBB之间的不稳定电位的第4段的移位寄存器电路部54的节点ND2及ND3的电位，是在开始信号STV为H电平的期间被重置为负侧电位VBB。借此方式，分别由第4段的移位寄存器电路部54的节点ND2及ND3输出的移位信号SR4及输出信号SR14共同被重置为负侧电位VBB(L电平)。
然后，由于L电平的移位信号SR4被输入至逻辑合成电路部82的晶体管NT92的栅极以及逻辑合成电路部83的晶体管NT101的栅极，因此，该等晶体管NT92及NT101固定在不导通状态。此外，L电平的移位信号SR4经由输入信号切换电路部70呈导通状态的晶体管NT65，而被输入至第3段的移位寄存器电路部53的晶体管NT22的栅极。借此方式，第3段的移位寄存器电路部53的晶体管NT22固定在不导通状态。此外，L电平的移位信号SR4经由输入信号切换电路部70呈导通状态的晶体管NT70，而被输入至第5段的移位寄存器电路部55的晶体管NT47的栅极。借此方式，第5段的移位寄存器电路部55的晶体管NT47固定在不导通状态。
此外，由第4段的移位寄存器电路部54的节点ND3输出的L电平的输出信号SR14经由扫描方向切换电路部60呈导通状态的晶体管NT55，而被输入至第5段的移位寄存器电路部55的晶体管NT41的栅极。借此方式，第5段的移位寄存器电路部55的晶体管NT41固定在不导通状态。
此外，在第5段的移位寄存器电路部55中，通过将H电平的开始信号STV输入至第1电路部55a的重置晶体管NT49的栅极，而与上述第4段的移位寄存器电路部54相同地，将节点ND1的电位重置为正侧电位VDD(H电平)，同时，将节点ND2及ND3的电位重置为负侧电位VBB(L电平)。由此，分别由第5段的移位寄存器电路部55的节点ND2及ND3输出的移位信号SR5及输出信号SR15亦被重置为负侧电位VBB(L电平)。然后，该L电平的移位信号SR5被输入至逻辑合成电路部83的晶体管NT102的栅极以及对应于逻辑合成电路部83的晶体管NT101的逻辑合成电路部83的下一段逻辑合成电路部的n沟道晶体管的栅极。借此方式，该等晶体管固定在不导通状态。此外，L电平的移位信号SR5经由输入信号切换电路部70呈导通状态的晶体管NT67，而被输入至第4段的移位寄存器电路部54的晶体管NT32的栅极。借此方式，晶体管NT32固定在不导通状态。
如上所述，在开始信号STV成为H电平的期间，于第4段以后的所有移位寄存器电路部中，将节点ND1的电位与节点ND2及ND3的电位一次重置为正侧电位VDD与负侧电位VBB。然后，由此，分别由第4段以后的移位寄存器电路部输出的移位信号或输出信号被重置为负侧电位VBB(L电平)。借此方式，将该L电平的移位信号及输出信号输入至栅极的各段移位寄存器电路部的晶体管与进行各段逻辑合成电路部的逻辑合成的晶体管固定在不导通状态。
此外，H电平的开始信号STV经由扫描方向切换电路部60呈导通状态的晶体管NT51，而被输入至第1段的移位寄存器电路部51的晶体管NT1的栅极。因此，晶体管NT1呈导通状态。之后，输入至晶体管NT2的漏极的时钟信号CKV1上升至H电平。
此时，经由呈导通状态的晶体管NT61，将由第2段的移位寄存器电路部52输出的移位信号SR2输入至第1段的移位寄存器电路部51的晶体管NT2的栅极。其中，此时输入至晶体管NT2的栅极的移位信号SR2虽为正侧电位VDD与负侧电位VBB之间的不稳定电位，但为可使晶体管NT2不导通的电位。借此方式，晶体管NT2呈不导通状态。
此外，由于第1段的移位寄存器电路部51的晶体管NT1呈导通状态、晶体管NT2呈不导通状态，因此，经由晶体管NT1由负侧电位VBB供应L电平的电位，借此使节点ND1的电位下降至L电平。借此方式，栅极连接于第1段的移位寄存器电路部51的节点ND1的晶体管NT5及NT6呈不导通状态。此外，H电平的开始信号STV经由呈导通状态的晶体管NT51及NT62，而被输入至第1段的移位寄存器电路部51的晶体管NT7的栅极。借此方式，晶体管NT7呈导通状态。然后，输入至晶体管NT7的漏极的时钟信号CKV1的电位上升至H电平。
此时，即使晶体管NT7呈导通状态，由于晶体管NT6呈导通状态，因此贯通电流并不会经由晶体管NT7、NT8及NT6而在时钟信号线(CKV1)与负侧电位VBB之间流通。此外，通过经由晶体管NT7与呈二极管连接的晶体管NT8输入H电平的时钟信号CKV1，使第1段的移位寄存器电路部51的节点ND2的电位上升至H电平。借此方式，晶体管NT4呈导通状态。然后，将H电平(VDD)的电位由正侧电位VDD经由晶体管NT4供应至节点ND3。
此时，即使晶体管NT4呈导通状态，由于晶体管NT5呈导通状态，因此贯通电流并不会经由晶体管NT4及NT5而在正侧电位VDD与负侧电位VBB之间流通。然后，将H电平(VDD)的电位由正侧电位VDD经由晶体管NT4供应至节点ND3，借此使第1段的移位寄存器电路部51的节点ND3的电位上升至VDD侧。此时，为通过电容C3来维持晶体管NT4的栅极-源极间电压，第1段的移位寄存器电路部51的节点ND2的电位伴随着节点ND3的电位的上升而激活(boot)而借此上升。借此方式，节点ND2的电位上升至比VDD还高晶体管NT4的临限值电压(Vt)以上的预定电压(Vα)份的电位。结果由第1段的移位寄存器电路部51的节点ND2，输出具有VDD+Vt以上的电位(VDD+Vα)的H电平的移位信号SR1。此外，同时由第1段的移位寄存器电路部51的节点ND3，输出H电平(VDD)的输出信号SR11。
然后，第1段的移位寄存器电路部51的H电平(VDD)的输出信号SR11经由呈导通状态的晶体管NT57而被输入至第2段的移位寄存器电路部52的晶体管NT11的栅极。借此方式，晶体管NT11呈导通状态。然后，第1段的移位寄存器电路部5 1的H电平(VDD+Vα)的移位信号SR1被输入至呈导通状态的晶体管NT64的漏极。此时，晶体管NT64的栅极电压与扫描方向切换信号CSV的电位(VDD)相等，因此，连接于晶体管NT64的源极的晶体管NT17的栅极电压被充电至(VDD-Vt)。借此方式，晶体管NT17呈导通状态。
此外，经由呈导通状态的晶体管NT63，将由第3段的移位寄存器电路部53的节点ND2输出的移位信号SR3输入至第2段的移位寄存器电路部52的晶体管NT12的栅极。其中，此时输入至晶体管NT12的栅极的移位信号SR3虽为正侧电位VDD与负侧电位VBB之间的不稳定电位，但为可使晶体管NT12不导通的电位。借此方式，晶体管NT12呈不导通状态。
之后，输入至第2段移位寄存器电路部52的晶体管NT17的漏极的时钟信号CKV2的电位由L电平(VBB)上升至H电平(VDD)。借此方式，在晶体管NT17中，通过电容C14的功能，一面保持栅极-源极间电压，一面使栅极电位由VDD-Vt上升VDD与VBB的电位差份。因此，第2段的移位寄存器电路部52的节点ND2的电位上升至H电平(VDD)的电位，而非降低晶体管NT17的临限值电压(Vt)份。之后，与上述第1段的移位寄存器电路部51的动作相同地，由第2段的移位寄存器电路部52的节点ND2，输出具有VDD+Vt以上的电位(VDD+Vα)的H电平的移位信号SR2。此外，同时由第2段的移位寄存器电路部52的节点ND3，输出H电平(VDD)的输出信号SR12。
然后，第2段的移位寄存器电路部52的H电平(VDD+Vα＞VDD+Vt)的移位信号SR2，被输入至连接于假栅极线的逻辑合成电路部81的晶体管NT81的栅极。此外，H电平(VDD+Vα＞VDD+Vt)的移位信号SR2被输入至通过将VDD的扫描方向切换信号CSV输入至栅极而呈导通的晶体管NT61及NT66的漏极。借此方式，晶体管NT61及NT66的源极电位成为(VDD-Vt)，因此对于第1段的移位寄存器电路部51的晶体管NT2的栅极与第3段的移位寄存器电路部53的晶体管NT27的栅极输入有(VDD-Vt)的电位。此外，H电平(VDD)的输出信号SR12经由呈导通状态的晶体管NT53而被输入至第3段的移位寄存器电路部53的晶体管NT21的栅极。
然后，连接于假栅极线的逻辑合成电路部81的晶体管NT81通过将H电平(VDD+Vα)的移位信号SR2输入至栅极，而呈导通状态。此时，晶体管NT83保持在导通状态，因此，经由晶体管NT83而将负侧电位VBB供应至节点ND4。此外，此时，对于晶体管NT82的栅极是由第3段的移位寄存器电路部53的节点ND2输入有正侧电位VDD与负侧电位VBB之间的不稳定电位的移位信号SR3。借此方式，晶体管NT82有形成意料之外的导通状态的情形。
当晶体管NT82形成意料之外的导通状态时，是通过经由晶体管NT81及NT82所供应的使能信号ENB，使节点ND4的电位上升至比VBB还高的电位。借此方式，会有由逻辑合成电路部81的节点ND4，在意料之外的时序将电位比VBB还高的移位输出信号Dummy输出至假栅极线的情形。其中，即使如上所述在意料之外的时序将电位比VBB还高的移位输出信号Dummy输出至假栅极线，由于假栅极线并未连接于像素20(参照图1)，因此几乎不会对于影像显示造成影响。
此外，由晶体管NT61将(VDD-Vt)的电位输入至栅极，借此使第1段的移位寄存器电路部51的晶体管NT2呈导通状态。然后输入至晶体管NT2及NT7的漏极的时钟信号CKV1的电位降低至L电平。此时，第1段的移位寄存器电路部51的节点ND1的电位保持在L电平。借此方式，第1段的移位寄存器电路部51的晶体管NT5及NT6保持在不导通状态。
此外，由于时钟信号CKV1降低至L电平，晶体管NT8的栅极电压降低至L电平，因此，晶体管NT8呈不导通状态。借此方式，由于第1段的移位寄存器电路部51的节点ND2的电位保持在H电平(VDD+Vα)，因此，由第1段的移位寄存器电路部51持续输出H电平(VDD+Vα)的移位信号SR1。此外，通过将第1段的移位寄存器电路部51的节点ND2的电位保持在H电平(VDD+Vα)，使晶体管NT4保持在导通状态，因此，由第1段的移位寄存器电路部51的节点ND3持续输出H电平(VDD)的输出信号SR11。
此外，由晶体管NT66将(VDD-Vt)的电位输入至栅极，借此使第3段的移位寄存器电路部53的晶体管NT27呈导通状态。此外，晶体管NT21通过将H电平(VDD)的输出信号SR12输入至栅极而呈导通状态。此时，第3段的移位寄存器电路部53的晶体管NT22固定在不导通状态。然后，由于晶体管NT21导通而经由晶体管NT21供应有负侧电位VBB，借此使第3段的移位寄存器电路部53的节点ND1的电位固定在负侧电位VBB(L电平)。借此方式，晶体管NT25及NT26呈不导通状态。
此时，由于由时钟信号线(CKV1)经由呈导通状态的晶体管NT27供应至晶体管NT28的栅极的时钟信号CKV1是由H电平(VDD)下降至L电平(VBB)，因此，晶体管NT28呈不导通状态。借此方式，第3段的移位寄存器电路部53的节点ND2的电位保持在正侧电位VDD与负侧电位VBB之间的不稳定电位。因此，由第3段的移位寄存器电路部53的节点ND2，持续输出正侧电位VDD与负侧电位VBB之间的不稳定电位的移位信号SR3。此外，此时，使第3段的移位寄存器电路部53的节点ND3的电位亦保持在正侧电位VDD与负侧电位VBB之间的不稳定电位，借此由第3段的移位寄存器电路部53的节点ND3，持续输出正侧电位VDD与负侧电位VBB之间的不稳定电位的输出信号SR13。
然后，开始信号STV的电位下降至L电平。借此方式，第1段的移位寄存器电路部51的晶体管NT1呈不导通状态。因此，第1段的移位寄存器电路部51的节点ND1的电位保持在L电平，因此，晶体管NT5及NT6保持在不导通状态。此外，由于开始信号STV的电位下降至L电平，开始信号STV经由晶体管NT51及NT62而被输入至栅极的晶体管NT7亦呈不导通状态。借此方式，第1段的移位寄存器电路部51的节点ND2的电位保持在H电平(VDD+Vα)，同时，节点ND3的电位保持在H电平(VDD)。因此，由第1段的移位寄存器电路部51持续输出H电平(VDD+Vα)的移位信号SR1与H电平(VDD)的输出信号SR11。
此外，由于下降至L电平的开始信号STV亦输入至与第4段移位寄存器电路部54的重置晶体管NT39、第5段移位寄存器电路部55的重置晶体管NT49及未图示的第6段以后的移位寄存器电路部的上述重置晶体管NT39及NT49相对应的n沟道晶体管的栅极，因此该等晶体管呈导通。借此方式，于第4段以后的移位寄存器电路部中，节点ND1一面保持H电平的电位，一面形成浮动(floating)状态，同时，节点ND2及ND3的电位保持在L电平。因此，由第4段以后的移位寄存器电路部的节点ND2输出的移位信号与由节点ND3输出的输出信号一同保持在L电平。
之后，输入至第3段移位寄存器电路部53的晶体管NT27的漏极的时钟信号CKV1上升至H电平。借此方式，由于第3段的移位寄存器电路部53的节点ND2的电位上升至H电平(VDD)，因此移位信号SR3的电位上升至H电平。此外，栅极连接于第3段移位寄存器电路部53的节点ND2的晶体管NT24呈导通状态。此时，由于将L电平的使能信号ENB1供应至晶体管NT24的漏极，因此晶体管NT24的源极电位(节点ND3的电位)保持在L电平。
之后，在第1实施方式中，使能信号ENB1的电位由L电平上升至H电平。借此方式，由于第3段移位寄存器电路部53的节点ND3的电位上升至H电平(VDD)，因此输出信号SR13的电位亦上升至H电平(VDD)。其中，此时，为了通过电容C23来维持晶体管NT24的栅极-源极间电压，第3段移位寄存器电路部53的节点ND2的电位伴随着节点ND3的电位的上升而激活，而借此由VDD更加上升。借此方式，第3段移位寄存器电路部53的节点ND2的电位上升至比VDD还高临限值电压(Vt)以上的预定电压(Vβ)份的电位(VDD+Vβ＞VDD+Vt)。其中，此时的节点ND2的电位(VDD+Vβ)为比上述第1段移位寄存器电路部51及第2段移位寄存器电路部52中的上升后的节点ND2的电位(VDD+Vα)还要更高的电位。接着，由第3段的移位寄存器电路部53的节点ND2输出具有VDD+Vt以上的电位(VDD+Vβ)的H电平的移位信号SR3。
接着，H电平(VDD+Vβ＞VDD+Vt)的移位信号SR3被输入至连接于假栅极线的逻辑合成电路部8 1的晶体管NT82的栅极及连接于第1段的栅极线的逻辑合成电路部82的晶体管NT91的栅极。而且，H电平(VDD+Vβ＞VDD+Vt)的移位信号SR3被输入至呈导通状态的晶体管NT63的漏极，同时，被输入至呈导通状态的晶体管NT68的漏极。此外，H电平(VDD)的输出信号SR13经由呈导通状态的晶体管NT59而被输入至第4段移位寄存器电路部54的晶体管NT31的栅极。
此时，在第1实施方式中，于连接于假栅极线的逻辑合成电路部81中，分别输入至晶体管NT81及NT82的栅极的移位信号SR2与移位信号SR3双方均成为H电平，因此，晶体管NT81及晶体管NT82双方均呈导通状态。借此方式，由使能信号线(ENB)经由晶体管NT81及NT82将使能信号ENB供应至节点ND4。该使能信号ENB在移位信号SR1及SR2双方均为H电平的时间点为L电平，在其稍微之后的期间后，电位即由L电平切换至H电平。借此方式，由于连接于假栅极线的逻辑合成电路部81的节点ND4的电位由L电平上升至H电平，因此，由逻辑合成电路部81将H电平的移位输出信号Dummy输出至假栅极线。亦即，在使能信号ENB为L电平的期间，移位输出信号Dummy的电位被强制性地保持在第2电位，同时，随着使能信号ENB的电位由L电平上升至H电平，而上升至H电平。
其中，此时，随着连接于假栅极线的逻辑合成电路部81的节点ND4的电位(移位输出信号Dummy的电位)上升至H电平，栅极连接于节点ND4的晶体管NT84呈导通状态。借此方式，由于经由晶体管NT84由负侧电位VBB将L电平的电位供应至晶体管NT83的栅极，因此，晶体管NT83呈不导通状态。因此，在晶体管NT81及NT82双方均呈导通状态的情形时，晶体管NT83亦呈不导通状态，因此，可抑制贯通电流经由晶体管NT81、NT82及NT83，而在使能信号线(ENB)与负侧电位VBB之间流通。
此外，在第1实施方式中，对于晶体管NT81及NT82的栅极分别输入有比VDD还高临限值电压(Vt)以上的预定电压(Vα或Vβ)份的电位(VDD+Vα或VDD+Vβ)的H电平移位信号SR2及SR3。借此方式，当将具有VDD电位的H电平的使能信号ENB供应至晶体管NT81的漏极时，可抑制在连接于假栅极线的逻辑合成电路部81的节点ND4所出现的电位，由VDD下降晶体管NT81及NT82的临限值电压(Vt)份。因此，可抑制由逻辑合成电路部81输出至假栅极线的移位输出信号Dummy的电位由H电平下降。
此外，在连接于第1段的栅极线的逻辑合成电路部82中，通过将第3段移位寄存器电路部53的H电平(VDD+Vβ)的移位信号SR3输入至晶体管NT91的栅极，而使晶体管NT91呈导通。此时，由于晶体管NT92固定在不导通状态，因此，并不会由使能信号线(ENB)经由晶体管NT91及NT92将使能信号ENB供应至节点ND4。
其中，在该时间点之前的反转使能信号XENB为H电平的期间，栅极连接于反转使能信号线(XENB)的晶体管NT95呈导通。借此方式，经由晶体管NT95而将H电平的反转使能信号XENB供应至逻辑合成电路部82的节点ND5。因此，栅极连接于节点ND5的晶体管NT93呈导通，同时使电容C91充电。借此方式，经由晶体管NT93而将负侧电位VBB(L电平)供应至逻辑合成电路部82的节点ND4。因此，由逻辑合成电路部82将L电平的移位输出信号Gate1输出至第1段的栅极线。其中，此时，由于逻辑合成电路部82的节点ND4的电位成为L电平，而使栅极连接于该节点ND4的晶体管NT94呈不导通状态。借此方式，逻辑合成电路部82的节点ND5的电位保持在H电平。
然后，当反转使能信号XENB的电位由H电平切换至L电平时，晶体管NT95呈不导通，因此L电平的反转使能信号XENB并不会经由晶体管NT95而供应至节点ND5。借此方式，晶体管NT93保持在导通状态，因此，经由晶体管NT93，持续供应负侧电位VBB至节点ND4。因此，除了反转使能信号XENB为H电平的期间之外，在反转使能信号XENB为L电平的期间亦由逻辑合成电路部82的节点ND4输出L电平的移位输出信号Gate1至第1段的栅极线。
此外，H电平(VDD+Vβ＞VDD+Vt)的移位信号SR3被输入至通过将VDD的扫描方向切换信号CSV输入至栅极而呈导通的晶体管NT63的漏极，借此使晶体管NT63的源极电位成为(VDD-Vt)。借此方式，对于第2段的移位寄存器电路部52的晶体管NT12的栅极输入有(VDD-Vt)的电位。因此，晶体管NT12呈导通状态。此时，时钟信号CKV2的电位为L电平。借此方式，第2段的移位寄存器电路部52的节点ND1的电位保持在L电平，因此，晶体管NT15及NT16保持在不导通状态。此外，此时，晶体管NT18的栅极电位通过时钟信号CKV2而成为L电平，因此，晶体管NT18呈不导通。因此，节点ND2的电位保持在H电平(VDD+Vα)。借此方式，由第2段的移位寄存器电路部52持续输出H电平(VDD+Vα)的移位信号SR2。此外，将晶体管NT15保持在不导通状态，借此将第2段的移位寄存器电路部52的节点ND3的电位保持在H电平(VDD)。借此方式，由第2段的移位寄存器电路部52持续输出H电平(VDD)的输出信号SR12。
此外，在第1段的移位寄存器电路部51中，由将H电平(VDD+Vα)的移位信号SR2输入至漏极的晶体管NT61，持续将(VDD-Vt)的电位输入至栅极，借此使晶体管NT2保持在导通状态。在该状态下，时钟信号CKV1由L电平(VBB)上升至H电平(VDD)，因此，使晶体管NT2的源极电位上升。此时，在晶体管NT2中，通过电容C2而一面保持栅极-源极间电压，一面使栅极电位由(VDD-Vt)上升VDD与VBB的电位差份。借此方式，第1段的移位寄存器电路部51的节点ND1的电位(晶体管NT2的源极电位)上升至H电平(VDD)的电位，而非降低晶体管NT2的临限值电压(Vt)份。
然后，由于第1段的移位寄存器电路部51的节点ND1的电位上升至H电平，晶体管NT5及NT6呈导通状态。此时，由于晶体管NT7为不导通状态，因此，经由晶体管NT6由负侧电位VBB供应L电平的电位，借此使第1段的移位寄存器电路部51的节点ND2的电位下降至L电平。借此方式，由第1段的移位寄存器电路部51输出的移位信号SR1的电位下降至L电平。此外，由于节点ND2的电位下降至L电平，晶体管NT4呈不导通状态。借此方式，经由晶体管NT5由负侧电位VBB供应L电平的电位，借此使第1段的移位寄存器电路部51的节点ND3的电位下降至L电平。因此，由第1段的移位寄存器电路部51输出的输出信号SR11的电位下降至L电平。此外，在第1段的移位寄存器电路部51的节点ND1的电位上升至H电平时，使电容C1充电。借此方式，接着在晶体管NT1呈导通状态，且经由晶体管NT1由负侧电位VBB供应L电平的电位为止，使节点ND1的电位保持在H电平。因此，接着在晶体管NT1呈导通状态为止，使晶体管NT5及NT6保持在导通状态，因此，移位信号SR1及输出信号SR11的电位保持在L电平。
然后，使能信号ENB的电位由H电平下降至L电平。借此方式，在连接于假栅极线的逻辑合成电路部81中，通过经由晶体管NT81及NT82供应L电平的电位，而使节点ND4的电位下降至L电平。因此，由逻辑合成电路部81输出至假栅极线的移位输出信号Dummy的电位下降至L电平。此外，在使能信号ENB由H电平下降至L电平的同时，反转使能信号XENB由L电平上升至H电平。借此方式，H电平的反转使能信号XENB经由连接于假栅极线的逻辑合成电路部81的呈二极管连接的晶体管NT85，而被输入至晶体管NT83的栅极。借此方式，晶体管NT83呈导通状态。因此，通过经由晶体管NT83由负侧电位VBB供应L电平的电位，使连接于假栅极线的逻辑合成电路部81的节点ND4的电位固定在L电平。借此方式，由逻辑合成电路部81输出至假栅极线的移位输出信号Dummy的电位固定在L电平。
此外，在H电平的反转使能信号XENB被输入至晶体管NT83的栅极时，使电容C81充电。借此方式，接着，在晶体管NT84呈导通状态而由负侧电位VBB经由晶体管NT84供应L电平的电位为止，节点ND5的电位(晶体管NT83的栅极电位)保持在H电平。因此，接着在晶体管NT84呈导通状态为止，晶体管NT83保持在导通状态，因此，由逻辑合成电路部81输出至假栅极线的移位输出信号Dummy的电位在固定在L电平的状态下予以保持。
此外，由于时钟信号CKV2上升至H电平，于第2段的移位寄存器电路部52中，经由呈导通状态的晶体管NT12而将H电平的时钟信号CKV2供应至节点ND1。借此方式，栅极连接于节点ND1的晶体管NT15及NT16呈导通状态。因此，经由晶体管NT16而由负侧电位VBB供应L电平的电位至节点ND2。借此方式，由第2段移位寄存器电路部52的节点ND2输出的移位信号SR2的电位下降至L电平。此外，由于节点ND2下降至L电平，而使晶体管NT14呈不导通。借此方式，通过经由晶体管NT15而由负侧电位VBB供应L电平的电位，而使节点ND3的电位下降至L电平。借此方式，由第2段移位寄存器电路部52的节点ND3输出的输出信号SR12的电位下降至L电平。
此外，在第4段的移位寄存器电路部54中，由将H电平(VDD+Vβ)的移位信号SR3输入至漏极的晶体管NT68，将(VDD-Vt)的电位输入至晶体管NT37的栅极。此外，将H电平(VDD)的输出信号SR13输入至晶体管NT31的栅极。此外，晶体管NT32固定在不导通状态。在该状态下，在输入至晶体管NT37的漏极的时钟信号CKV2的电位上升至H电平(VDD)之后，输入至晶体管NT34的漏极的使能信号ENB2的电位由L电平(VBB)上升至H电平(VDD)。借此方式，与上述的第3段移位寄存器电路部53的动作相同地，由第4段移位寄存器电路部54输出具有VDD+Vt以上的电位(VDD+Vβ)的H电平移位信号SR4与H电平(VDD)输出信号SR14。
然后，在连接于第1段的假栅极线的逻辑合成电路部82中，将H电平(VDD+Vβ)的移位信号SR3输入至晶体管NT91的栅极，同时，将H电平(VDD+Vβ)的移位信号SR4输入至晶体管NT92的栅极。借此方式，由于晶体管NT91与晶体管NT92双方均呈导通状态，因此，由使能信号线经由晶体管NT91及NT92而将使能信号ENB供应至节点ND4。在由于移位信号SR3及SR4双方均成为H电平而使晶体管NT91及NT92双方均呈导通状态的时间点，该使能信号ENB为L电平，在其稍微之后的期间后，电位即由L电平切换至H电平。借此方式，由于连接于第1段的假栅极线的逻辑合成电路部82的节点ND4的电位上升至H电平，因此，由逻辑合成电路部82将H电平的移位输出信号Gate1输出至第1段的栅极线。
亦即，在使能信号ENB为L电平的期间，移位输出信号Gate1的电位被强制性地保持在L电平，同时，随着使能信号ENB的电位由L电平上升至H电平，而由L电平上升至H电平。因此，使能信号ENB为L电平时，由逻辑合成电路部81输出至假栅极线的移位输出信号Dummy亦被强制性地保持在L电平，因而抑制移位输出信号Dummy由H电平下降至L电平的时序与移位输出信号Gate1由L电平上升至H电平的时序相重叠的情形。借此方式，可抑制由于移位输出信号Dummy由H电平下降至L电平的时序与移位输出信号Gate1由L电平上升至H电平的时序相重叠而产生噪声的情形。
之后，与上述第3段的移位寄存器电路部53相同的动作，是于第4段以后的移位寄存器电路部54及55中依序进行。此外，与上述连接于假栅极线的逻辑合成电路部81相同的动作，是于连接于第1段以后的假栅极线的逻辑合成电路部82及83中进行。然后，输出有H电平的移位信号与H电平的输出信号的时序，由各段的移位寄存器电路部进行移位。由此，前段的移位信号与下一段的移位信号双方均为H电平的时序亦随着进入后段而进行移位。借此方式，在前段的H电平的移位信号与下一段的H电平的移位信号相重叠的期间中，由于使能信号ENB上升至H电平，因而由各段的逻辑合成电路部输出H电平的移位输出信号至相对应的栅极线的时序亦随着进入后段而进行移位。然后，通过该时序发生移位的H电平的移位输出信号，依序驱动各段的栅极线。
如上所述，依序驱动(扫描)第1实施方式的液晶显示装置的各段的栅极线。然后，重复上述动作直到最后的栅极线的扫描结束为止。之后，再次由第1段的移位寄存器电路部51反复进行上述动作。
接着，沿着图2中的逆向，当依序输出时序发生移位的移位输出信号至各段的栅极线时(逆向扫描时)，扫描方向切换信号CSV保持在L电平，同时，反转扫描方向切换信号XCSV保持在H电平。借此方式，在逆向扫描时，输入扫描方向切换信号CSV至栅极的晶体管NT51、NT53、NT55、NT57、NT59及NT61至NT70保持在不导通状态，同时，输入反转扫描方向切换信号XCSV至栅极的晶体管NT52、NT54、NT56、NT58、NT60及NT71至NT80保持在导通状态。接着，在逆向扫描时，与上述顺向扫描时相同的动作是于沿着图2中的逆向于各段的移位寄存器电路部与连接于各段的栅极线的逻辑合成电路部中进行。此时，由前段的移位寄存器电路部输入移位信号及输出信号至下一段的移位寄存器电路部时，或由下一段的移位寄存器电路部输入移位信号及输出信号至前段的移位寄存器电路部时，是经由通过上述H电平的反转扫描方向切换信号XCSV而呈导通状态的晶体管NT52、NT54、NT56、NT58、NT60及NT71至NT80而分别被输入。
在第1实施方式中，如上所述，在移位寄存器电路部54设置重置晶体管NT39，以将连接于输出有移位信号SR4的节点ND2与负侧电位VBB之间的晶体管NT36栅极所连接的第1电路部54a的节点ND1，重置为正侧电位VDD，借此使得在对V驱动器5供应正侧电位VDD及负侧电位VBB之后，若输入H电平的开始信号STV，而通过重置晶体管NT39将第1电路部54a的节点ND1重置为正侧电位VDD的话，由于晶体管NT36为导通，因此，可经由晶体管NT36，供应负侧电位VBB至节点ND2。借此方式，可将移位信号SR4固定在负侧电位VBB。此外，在移位寄存器电路部55设置重置晶体管NT49，以将连接于输出有移位信号SR5的节点ND2与负侧电位VBB之间的晶体管NT46栅极所连接的第1电路部55a的节点ND1，重置为正侧电位VDD，借此使得在对V驱动器5供应正侧电位VDD及负侧电位VBB之后，若输入H电平的开始信号STV，而通过重置晶体管NT49将第1电路部55a的节点ND1重置为正侧电位VDD的话，由于晶体管NT46为导通，因此，可经由晶体管NT46，供应负侧电位VBB至节点ND2。借此方式，可将移位信号SR5固定在负侧电位VBB。借此方式，可将逻辑合成电路部83的晶体管NT101及NT102双方均保持在不导通状态。因此，移位输出信号Gate2并不会经由逻辑合成电路部83的晶体管NT101及NT102而被输出，因此，可抑制在意料之外的时序将移位输出信号Gate2输出至栅极线。
此外，在第1实施方式中，将时钟信号CKV1及CKV2交替供应至移位寄存器电路部53至55的晶体管NT24、NT34及NT44的栅极，同时，将时序不同的使能信号ENB1及ENB2交替供应至漏极，借此使得例如在第3段的移位寄存器电路部53中，通过时钟信号CKV1使晶体管NT24呈导通状态之后，通过使能信号ENB1使晶体管NT24的源极电位由VBB上升至VDD，因此，可使晶体管NT24的栅极电位仅上升其电位的上升份(Vβ)。此外，在第4段的移位寄存器电路部54中，通过时钟信号CKV2使晶体管NT34呈导通状态之后，通过使能信号ENB2使晶体管NT34的源极电位由VBB上升至VDD，因此，可使晶体管NT34的栅极电位仅上升其电位的上升份(Vβ)。借此方式，与晶体管NT24及NT34的漏极连接于固定的正侧电位VDD的情形相较之下，可更加提高移位信号SR3及SR4的电位(VDD+Vβ＜VDD+Vt)，因此，可轻易地将移位信号SR3及SR4的电位设定在比VDD还高临限值电压(Vt)以上的电位。这样，可轻易地将具有VDD+Vt以上的电位(VDD+Vβ)的移位信号SR3及SR4分别供应至连接于第1段的栅极线的逻辑合成电路部82的晶体管NT91及NT93的栅极。借此方式，可抑制经由逻辑合成电路部82的晶体管NT91及NT92而输出至第1段的栅极线的移位输出信号Gate1的电位仅降低晶体管NT91及NT92的临限值电压(Vt)份。
此外，在第1实施方式中，使用重置晶体管NT39及NT49而将节点ND2的电位重置为负侧电位VBB时，由于通过将H电平的开始信号STV输入至重置晶体管NT39及NT49的栅极，而产生输入至重置晶体管NT39及NT49的栅极的驱动信号，并不需要另外形成信号产生电路，因此，可抑制包含V驱动器5的液晶显示装置的电路构成复杂化。
第2实施方式参照图4及图5，在本第2实施方式中，说明以p沟道晶体管构成上述第1实施方式的V驱动器的情形。
首先，参照图4，在本第2实施方式中，在基板1a上设有显示部2a。在该显示部2a是以矩阵状配置有像素20a。此外，在图4中，为简化图示，仅图示1个像素20a。各个像素20a由以下所构成p沟道晶体管21a(以下称为晶体管21a)；像素电极22a；与像素电极22a相对向配置的各像素20a共通的对向电极23a；夹持在像素电极22a与对向电极23a之间的液晶24a；以及补助电容25a。而晶体管21a的源极连接于漏极线，同时，漏极连接于像素电极22a与补助电容25a。该晶体管21a的栅极连接于栅极线。
此外，以沿着显示部2a的一边的方式，在基板1a上设有用以驱动(扫描)显示部2a的漏极线的水平开关(HSW)3a及H驱动器4a。此外，以沿着显示部2a的另一边的方式，在基板1a上设有用以驱动(扫描)显示部2a的栅极线的V驱动器5a。此外，关于图4的水平开关3a，虽仅图示2个开关，但实际上配置有对应像素数的数量的开关。此外，关于图4的H驱动器4a及V驱动器5a，虽然分别仅图示2个移位寄存器电路部，但实际上配置有对应像素数的数量的移位寄存器电路部。此外，与上述第1实施方式同样地，在基板1a的外部设置有包含信号产生电路11及电源电路12的驱动IC 10。
此外，如图5所示，在第2实施方式中，在V驱动器5a的内部设有多段的移位寄存器电路部501至505；扫描方向切换电路部600；输入信号切换电路部700；以及多段的逻辑合成电路部801至803。其中，移位寄存器电路部502至505是本发明的“第1移位寄存器电路部”及“第2移位寄存器电路部”的一例。其中，在图5中，为简化图示，虽仅图示5段份的移位寄存器电路部501至505及3段份的逻辑合成电路部801至803，但在实际上设有对应像素数的数量的移位寄存器电路部及逻辑合成电路部。
第1段的移位寄存器电路部501是由第1电路部501a与第2电路部501b所构成。第1电路部501a包含p沟道晶体管PT1及PT2；呈二极管连接的p沟道晶体管PT3；电容C1及C2。此外，第2电路部501b包含p沟道晶体管PT4至PT7；呈二极管连接的p沟道晶体管PT8；电容C3及C4。以下，p沟道晶体管PT1至PT8分别称为晶体管PT1至PT8。
此外，构成第1段移位寄存器电路部501的晶体管PT1至PT8分别连接于与图2所示的第1实施方式的第1段移位寄存器电路部51的晶体管NT1至NT8相对应的位置。但是，与上述第1实施方式不同的是，晶体管PT1的源极连接于正侧电位VDD，同时，晶体管PT4的漏极连接于负侧电位VBB。此外，晶体管PT5及PT6的源极连接于正侧电位VDD。
第2段的移位寄存器电路部502是由第1电路部502a与第2电路部502b所构成。第1电路部502a包含p沟道晶体管PT11及PT12；呈二极管连接的p沟道晶体管PT13；电容C11及C12。此外，第2电路部502b包含p沟道晶体管PT14至PT17；呈二极管连接的p沟道晶体管PT18；电容C13及C14。其中，p沟道晶体管PT14是本发明的“第4晶体管”及“第5晶体管”的一例，p沟道晶体管PT16是本发明的“第1晶体管”的一例。以下，p沟道晶体管PT11至PT18分别称为晶体管PT11至PT18。
此外，构成第2段移位寄存器电路部502的晶体管PT11至PT18分别连接于与图2所示的第1实施方式的第2段移位寄存器电路部52的晶体管NT11至NT18相对应的位置。但是，与上述第1实施方式不同的是，晶体管PT11的源极连接于正侧电位VDD，同时，晶体管PT14的漏极连接于负侧电位VBB。此外，晶体管PT15及PT16的源极连接于正侧电位VDD。
第3段的移位寄存器电路部503是由第1电路部503a与第2电路部503b所构成。第1电路部503a包含p沟道晶体管PT21及PT22；呈二极管连接的p沟道晶体管PT23；电容C21及C22。此外，第2电路部503b包含p沟道晶体管PT24至PT27；呈二极管连接的p沟道晶体管PT28；电容C23及C24。其中，p沟道晶体管PT24是本发明的“第4晶体管”及“第5晶体管”的一例，p沟道晶体管PT26是本发明的“第1晶体管”的一例。以下，p沟道晶体管PT21至PT28分别称为晶体管PT21至PT28。
此外，构成第3段移位寄存器电路部503的晶体管PT21至PT28分别连接于与图2所示的第1实施方式的第3段移位寄存器电路部53的晶体管NT21至NT28相对应的位置。但是，与上述第1实施方式不同的是，晶体管PT11、PT25及PT26的源极分别连接于正侧电位VDD。
第4段的移位寄存器电路部504是由第1电路部504a与第2电路部504b所构成。第1电路部504a包含p沟道晶体管PT3 1及PT32；呈二极管连接的p沟道晶体管PT33；电容C31及C32。此外，第2电路部504b包含p沟道晶体管PT34至PT37；呈二极管连接的p沟道晶体管PT38；电容C33及C34。其中，p沟道晶体管PT34是本发明的“第4晶体管”及“第5晶体管”的一例，p沟道晶体管PT36是本发明的“第1晶体管”的一例。以下，p沟道晶体管PT31至PT38分别称为晶体管PT31至PT38。
此外，构成第4段移位寄存器电路部504的晶体管PT31至PT38分别连接于与图2所示的第1实施方式的第4段移位寄存器电路部54的晶体管NT31至NT38相对应的位置。但是，与上述第1实施方式不同的是，晶体管PT31、PT35及PT36的源极分别连接于正侧电位VDD。
第5段的移位寄存器电路部505是由第1电路部505a与第2电路部505b所构成。第1电路部505a包含p沟道晶体管PT41及PT42；呈二极管连接的p沟道晶体管PT43；电容C41及C42。此外，第2电路部505b包含p沟道晶体管PT44至PT47；呈二极管连接的p沟道晶体管PT48；电容C43及C44。其中，p沟道晶体管PT44是本发明的“第4晶体管”及“第5晶体管”的一例，p沟道晶体管PT46是本发明的“第1晶体管”的一例。以下，p沟道晶体管PT41至PT48分别称为晶体管PT41至PT48。
此外，构成第5段移位寄存器电路部505的晶体管PT41至PT48分别连接于与图2所示的第1实施方式的第5段移位寄存器电路部55的晶体管NT41至NT48相对应的位置。但是，与上述第1实施方式不同的是，晶体管PT41、PT45及PT46的源极分别连接于正侧电位VDD。
在此，在第2实施方式中，第4段的移位寄存器电路部504的第1电路部504a包含p沟道晶体管PT39，以将输出移位信号SR4的节点ND2的电位重置为正侧电位VDD。此外，第5段的移位寄存器电路部505的第1电路部505a包含p沟道晶体管PT49，以将输出移位信号SR5的节点ND2的电位重置为正侧电位VDD。以下，p沟道晶体管PT39及PT49分别称为重置晶体管PT39及PT49。
此外，对于重置晶体管PT39的漏极供应有负侧电位VBB，同时，源极连接于为第4段移位寄存器电路部504的第1电路部504a的输出节点的节点ND1。此外，于重置晶体管PT39的栅极连接有用以供应开始信号STV的开始信号线(STV)。借此方式，构成为响应L电平的开始信号STV而使重置晶体管PT39导通时，经由重置晶体管PT39供应负侧电位VBB，借此使第1电路部504a的节点ND1的电位成为负侧电位VBB(L电平)。然后，构成为当第1电路部504a的节点ND1的电位成为负侧电位VBB(L电平)时，由于第2电路部504b的晶体管PT36为导通，因此经由晶体管PT36供应正侧电位VDD，借此将输出移位信号SR4的第2电路部504b的节点ND2重置为正侧电位VDD。
此外，对于重置晶体管PT49的漏极供应有负侧电位VBB，同时，源极连接于为第5段移位寄存器电路部505的第1电路部505a的输出节点的节点ND1。此外，于重置晶体管PT49的栅极连接有用以供应开始信号STV的开始信号线(STV)。借此方式，在第5段的移位寄存器电路部505中，与上述第4段的移位寄存器电路部504相同地，构成为将输出移位信号SR5的第2电路部505b的节点ND2重置为正侧电位VDD。
此外，设在上述各段移位寄存器电路部501至505的晶体管PT1至PT8、PT11至PT18、PT21至PT28、PT31至PT38及PT41至PT48与重置晶体管PT39及PT49全部均是通过由p型MOS晶体管构成的TFT所构成。此外，晶体管PT1、PT2、PT6、PT7、PT8、PT11、PT12、PT16、PT17、PT18、PT21、PT22、PT26、PT27、PT28、PT31、PT32、PT36、PT37、PT38、PT41、PT42、PT46、PT47及PT48分别具有相互电性连接的2个栅极电极。
此外，扫描方向切换电路部600包含p沟道晶体管PT51至PT60。p沟道晶体管PT51至PT60分别称为晶体管PT51至PT60。该晶体管PT51至PT60全部均是通过由p型MOS晶体管构成的TFT所构成。而构成扫描方向切换电路部600的晶体管PT51至PT60分别连接于与图2所示第1实施方式的扫描方向切换电路部60的晶体管NT51至NT60相对应的位置。
此外，输入信号切换电路部700包含p沟道晶体管PT61至PT80。以下，p沟道晶体管PT61至PT80分别称为晶体管NT61至NT80。该晶体管PT61至PT80全部均是通过由p型MOS晶体管构成的TFT所构成。而构成输入信号切换电路部700的晶体管PT61至PT80分别连接于与图2所示第1实施方式的输入信号切换电路部70的晶体管NT61至NT80相对应的位置。但是，与上述第1实施方式不同的是，晶体管PT71的源极/漏极的另一方连接于负侧电位VBB。
此外，逻辑合成电路部801至803分别连接于假栅极线、第1段的栅极线及第2段的栅极线。连接于假栅极线的逻辑合成电路部80 1包含p沟道晶体管PT81至PT84；呈二极管连接的p沟道晶体管PT85；以及电容C81。其中，p沟道晶体管PT81是本发明的“第2晶体管”的一例，p沟道晶体管PT82是本发明的“第3晶体管”的一例。以下，p沟道晶体管PT81至PT85分别称为晶体管PT8 1至PT85。此外，通过晶体管PT83至PT85及电容C81，构成有电位固定电路部801a。而构成连接于假栅极线的逻辑合成电路部801的晶体管PT81至PT85是分别连接于与图2所示第1实施方式的逻辑合成电路部81的晶体管NT81至NT85相对应的位置。但是，晶体管PT83的源极连接于正侧电位VDD。
此外，连接于第1段的栅极线的逻辑合成电路部802包含p沟道晶体管PT91至PT94；呈二极管连接的p沟道晶体管PT95；以及电容C91。其中，p沟道晶体管PT91是本发明的“第2晶体管”的一例，p沟道晶体管PT92是本发明的“第3晶体管”的一例。以下，p沟道晶体管PT91至PT95分别称为晶体管PT91至PT95。此外，通过晶体管PT93至PT95及电容C91，构成有电位固定电路部802a。而构成连接于第1段栅极线的逻辑合成电路部802的晶体管PT91至PT95，是分别连接于与图2所示第1实施方式的连接于第1段栅极线的逻辑合成电路部82的晶体管NT91至NT95相对应的位置。但是，晶体管PT93的源极连接于正侧电位VDD。
此外，连接于第2段的栅极线的逻辑合成电路部803包含p沟道晶体管PT101至PT104；呈二极管连接的p沟道晶体管PT105；以及电容C101。其中，p沟道晶体管PT101是本发明的“第2晶体管”的一例，p沟道晶体管PT102是本发明的“第3晶体管”的一例。以下，p沟道晶体管PT101至PT105分别称为晶体管PT101至PT105。此外，通过晶体管PT103至PT105及电容C101，构成有电位固定电路部803a。而构成连接于第2段栅极线的逻辑合成电路部803的晶体管PT101至PT105，是分别连接于与图2所示第1实施方式的连接于第2段栅极线的逻辑合成电路部83的晶体管NT101至NT105相对应的位置。但是，晶体管PT103的源极连接于正侧电位VDD。其中，设在上述逻辑合成电路部801至803的晶体管PT81至PT85、PT91至PT95及PT101至PT105全部均是通过由p型MOS晶体管构成的TFT所构成。
此外，电路部901包含p沟道晶体管PT111至PT113；呈二极管连接的p沟道晶体管PT114；以及电容C111。以下，p沟道晶体管PT111至PT114分别称为晶体管PT111至PT114。而构成电路部901的晶体管PT111至PT114，是分别连接于与图2所示第1实施方式的电路部91的晶体管NT111至NT114相对应的位置。但是，晶体管PT112的源极连接于正侧电位VDD。
接着，参照图5及图6，就第2实施方式的V驱动器5a的动作加以说明。在该第2实施方式的V驱动器5a中，分别输入使图3所示第5实施方式的开始信号STV、时钟信号CKV1、CKV2、使能信号ENB、ENB1、ENB2及反转使能信号XENB的H电平与L电平反转的波形信号，来作为开始信号STV、时钟信号CKV1、CKV2、使能信号ENB、ENB1、ENB2及反转使能信号XENB。借此方式，由第2实施方式的移位寄存器电路部501至505输出有具有使由图2所示第1实施方式的移位寄存器电路部51至55输出的移位信号SR1至SR5及输出信号SR11至SR15的H电平与L电平反转的波形信号。此外，由第2实施方式的逻辑合成电路部801至803输出有具有使由图2所示第1实施方式的逻辑合成电路部81至83输出的移位输出信号Dummy、Gate1及Gate2的H电平与L电平反转的波形信号。本第2实施方式的V驱动器5a的上述以外的动作，是与图2所示上述第1实施方式的V驱动器的动作相同。
其中，在第2实施方式中，将时钟信号CKV1及CKV2交替供应至移位寄存器电路部503至505的晶体管PT24、PT34及PT44的栅极，同时，将时序不同的使能信号ENB1及ENB2交替供应至漏极，借此进行以下动作。例如，于第3段的移位寄存器电路部503中，通过时钟信号CKV1使晶体管PT24呈导通状态之后，通过使能信号ENB1使晶体管PT24的源极电位由VDD下降至VBB，因此，使晶体管PT24的栅极电位仅下降其电位的下降份(Vβ)。此外，于第4段的移位寄存器电路部504中，通过时钟信号CKV2使晶体管PT34呈导通状态之后，通过使能信号ENB2使晶体管PT34的源极电位由VDD下降至VBB，因此，可使晶体管PT34的栅极电位仅下降其电位的下降份(Vβ)。借此方式，与晶体管PT24及PT34的漏极连接于固定的负侧电位VBB的情形相较之下，可更加降低移位信号SR3及SR4的电位(VDD-Vβ＜VDD-Vt)，因此，可轻易地将移位信号SR3及SR4的电位设定在比VBB还低临限值电压(Vt)以上的电位。这样，可更轻易地将具有VBB-Vt以下的电位(VBB-Vβ)的移位信号SR3及SR4分别供应至连接于第1段栅极线的逻辑合成电路部802的晶体管PT91及PT92的栅极。借此方式，可抑制经由逻辑合成电路部802的晶体管PT91及PT92而输出至第1段栅极线的移位输出信号Gate1的电位仅上升临限值电压(Vt)份。
此外，在第2实施方式中，如上所述，设置重置晶体管PT39及PT49，同时，响应开始信号STV而使晶体管PT39 及PT49导通，借此可抑制于包含V驱动器的液晶显示装置中，在意料之外的时序将移位输出信号输出至栅极线等，而可获得与上述第1实施方式相同的效果。
第3实施方式参照图7，在本第3实施方式中，进行说明于上述第1实施方式中，即使在第3段以后的移位寄存器电路部中，与第1段及第2段的移位寄存器电路部相同地，在将正侧电位供应至连接于输出有输出信号的节点的晶体管的漏极，同时使用移位寄存器电路部的输出信号，将由逻辑合成电路部输出的移位输出信号在固定在L电平的状态下予以保持的情形。
亦即，如图7所示，在本第3实施方式的V驱动器中设有多段的移位寄存器电路部511至515；扫描方向切换电路部610；输入信号切换电路部710；以及多段的逻辑合成电路部811至813。其中，移位寄存器电路部512至515是本发明的“第1移位寄存器电路部”及“第2移位寄存器电路部”的一例。此外，在图7中，为简化图示，虽仅图示5段份的移位寄存器电路部511至515及3段份的逻辑合成电路部811至813，但在实际上设有对应像素数的数量的移位寄存器电路部及逻辑合成电路部。
接着，第1段移位寄存器电路部511是由具有与图2所示第1实施方式的第1段移位寄存器电路部51的第1电路部51a及第2电路部51b相同电路构成的第1电路部511a及第2电路部511b所构成。此外，第2段移位寄存器电路部512是由具有与图2所示第1实施方式的第2段移位寄存器电路部52的第1电路部52a及第2电路部52b相同电路构成的第1电路部512a及第2电路部512b所构成。
在此，在第3实施方式中，第3段的移位寄存器电路部513除了将正侧电位VDD供应至源极连接于输出输出信号SR13的节点ND3的晶体管NT24的漏极之外，具有与图2所示第1实施方式的第3段移位寄存器电路部53的第1电路部53a及第2电路部53b相同电路构成的第1电路部513a及第2电路部513b。此外，第4段的移位寄存器电路部514除了将正侧电位VDD供应至源极连接于输出输出信号SR14的节点ND3的晶体管NT34的漏极之外，具有与图2所示第1实施方式的第4段移位寄存器电路部54的第1电路部54a及第2电路部54b相同电路构成的第1电路部514a及第2电路部514b。此外，第5段的移位寄存器电路部515除了将正侧电位VDD供应至源极连接于输出输出信号SR15的节点ND3的晶体管NT44的漏极之外，具有与图2所示第1实施方式的第5段移位寄存器电路部55的第1电路部55a及第2电路部55b相同电路构成的第1电路部515a及第2电路部515b。
此外，扫描方向切换电路部610具有与图2所示第1实施方式的扫描方向切换电路部60相同的电路构成。但是，在第3实施方式中，连接有晶体管NT56的源极/漏极的另一方与晶体管NT57的源极/漏极的一方。此外，第3实施方式的输入信号切换电路部710具有与图2所示第1实施方式的输入信号切换电路部70相同的电路构成。
此外，连接于假栅极线的逻辑合成电路部811包含晶体管NT81至NT84；呈二极管连接的晶体管NT85及NT86；以及电容C81。亦即，第3实施方式的逻辑合成电路部811具有于图2所示第1实施方式的逻辑合成电路部81的电路构成中，加上呈二极管连接的晶体管NT86的电路构成。此外，通过晶体管NT83至NT86及电容C81，构成有电位固定电路部811a。此外，在第3实施方式中，晶体管NT85的源极连接于输出有第1段移位寄存器电路部511的输出信号SR11的节点ND3。此外，晶体管NT86的源极连接于输出有第4段移位寄存器电路部514的输出信号SR14的节点ND3，同时，漏极连接于逻辑合成电路部811的节点ND5。
此外，连接于第1段的栅极线的逻辑合成电路部812包含晶体管NT91至NT94；呈二极管连接的晶体管NT95及NT96；以及电容C91。亦即，第3实施方式的逻辑合成电路部812具有于图2所示第1实施方式的逻辑合成电路部82的电路构成中，加上呈二极管连接的晶体管NT96的电路构成。此外，通过晶体管NT93至NT96及电容C91，构成有电位固定电路部812a。此外，在第3实施方式中，晶体管NT95的源极连接于输出有第2段移位寄存器电路部512的输出信号SR12的节点ND3。此外，晶体管NT96的源极连接于输出有第5段移位寄存器电路部515的输出信号SR15的节点ND3，同时，漏极连接于逻辑合成电路部812的节点ND5。
此外，连接于第2段的栅极线的逻辑合成电路部813包含晶体管NT101至NT104；呈二极管连接的晶体管NT105及NT106；以及电容C101。亦即，第3实施方式的逻辑合成电路部813具有于图2所示第1实施方式的逻辑合成电路部83的电路构成中，加上呈二极管连接的晶体管NT106的电路构成。此外，通过晶体管NT103至NT106及电容C101，构成有电位固定电路部813a。此外，在第3实施方式中，晶体管NT105的源极连接于输出有第3段移位寄存器电路部513的输出信号SR13的节点ND3。此外，晶体管NT106的源极连接于输出有未图示的第6段移位寄存器电路部的移位信号的节点，同时，漏极连接于逻辑合成电路部813的节点ND5。
接着，参照图7及图8，说明第3实施方式的V驱动器的动作。
本第3实施方式的V驱动器的动作，基本上与上述第1实施方式的V驱动器的动作相同。但是，在本第3实施方式的V驱动器中，与上述第1实施方式不同的是，将正侧电位VDD供应至连接于输出有第3段以后移位寄存器电路部513至515的输出信号SR13至SR15的节点的晶体管NT24至NT44的漏极。亦即，在第3实施方式中，于第3段以后的移位寄存器电路部513至515中，进行与上述第1实施方式的第1段及第2段的移位寄存器电路部相同的动作。
此外，在第3实施方式中，是当将由逻辑合成电路部811至813输出至各段的栅极线的移位输出信号Dummy、Gate1及Gate2的电位固定在L电平时，使用来自移位寄存器电路部的输出信号来固定电位。例如，于连接于第1段的栅极线的逻辑合成电路部812中，经由一同形成导通状态的晶体管NT91及NT92而供应有H电平的使能信号ENB，借此使输出至第1段的栅极线的移位输出信号Gate1成为H电平。之后，使能信号ENB的电位下降至L电平。借此方式， 经由晶体管NT91及NT92供应L电平的使能信号ENB，借此使输出至第1段的栅极线的移位输出信号Gate1的电位下降至L电平。
之后，在第3实施方式中，经由呈二极管连接的晶体管NT96而将H电平(VDD)的输出信号SR15输入至连接于第1段的栅极线的逻辑合成电路部812的晶体管NT93的栅极。借此方式，晶体管NT93呈导通状态。因此，经由晶体管NT93由负侧电位VBB供应L电平的电位，借此使连接于第1段的栅极线的逻辑合成电路部812的节点ND4的电位固定在L电平。借此方式，由逻辑合成电路部812输出至第1段的栅极线的移位输出信号Gate1的电位固定在L电平。此外，在第3实施方式中，当H电平(VDD)的输出信号SR15被输入至晶体管NT93的栅极时，使电容C91充电。借此方式，接着，节点ND5的电位(晶体管NT93的栅极电位)保持在H电平，直到晶体管NT94呈导通状态而由负侧电位VBB经由晶体管NT94供应L电平的电位为止。因此，由于接着直到晶体管NT94呈导通状态为止，晶体管NT93是保持在导通状态，因此，由逻辑合成电路部812输出至第1段的栅极线的移位输出信号Gate1的电位是在固定在L电平的状态下予以保持。
接着，于各段的移位寄存器电路部中，通过与上述连接于第1段的栅极线的逻辑合成电路部812的动作相同的动作，使用移位寄存器电路部的输出信号，将移位输出信号的电位固定在L电平。第3实施方式的V驱动器的上述以外的动作，是与上述第1实施方式的V驱动器的动作相同。
其中，在第3实施方式中，在晶体管NT4、NT14、NT24、NT34及NT44的栅极与源极之间，分别连接电容C3、C13、C23、C33及C43，同时，将正侧电位VDD供应至晶体管NT4、NT14、NT24、NT34及NT44的漏极，借此进行以下动作。例如，于第2段的移位寄存器电路部5 12中，响应时钟信号CKV2而使晶体管NT14导通时，为了维持连接有电容C13的晶体管NT14的栅极-源极间电压，晶体管NT14的栅极电位(移位信号SR2的电位)随着晶体管NT14的源极电位的上升而上升。此外，于第3段的移位寄存器电路部513中，响应时钟信号CKV1而使晶体管NT24导通时，为了维持连接有电容C23的晶体管NT24的栅极-源极间电压，晶体管NT24的栅极电位(移位信号SR3的电位)随着晶体管NT24的源极电位的上升而上升。如上所述，晶体管NT24的栅极电位(移位信号SR2的电位)与晶体管NT24的栅极电位(移位信号SR3的电位)下降至比VDD还高临限值电压(Vt)以上的预定电压(Vα)份的电位，因此，将具有比VDD+Vt还高的电位(VDD+Vα)的移位信号SR2及SR3分别供应至连接于假栅极线的逻辑合成电路部811的晶体管NT81及晶体管NT82的栅极。借此方式，可抑制经由逻辑合成电路部811的晶体管NT81及NT82而输出至假栅极线的移位输出信号Dummy的电位，仅由VDD下降晶体管NT81及NT82的临限值电压(Vt)份。
此外，在第3实施方式中，如上所述，设置重置晶体管NT39及NT49，同时，响应开始信号STV而使晶体管NT39及NT49导通，借此可抑制在意料之外的时序将移位输出信号输出至栅极线等，而可获得与上述第1实施方式相同的效果。
第4实施方式参照图9，在本第4实施方式中，进行说明以p沟道晶体管构成上述第3实施方式的V驱动器的情形。
亦即，如图9所示，在本第4实施方式的V驱动器中设有多段的移位寄存器电路部521至525；扫描方向切换电路部620；输入信号切换电路部720；以及多段的逻辑合成电路部821至823。其中，移位寄存器电路部521至525是本发明的“第1移位寄存器电路部”及“第2移位寄存器电路部”的一例。此外，在图9中，为简化图示，虽仅图示5段份的移位寄存器电路部521至525及3段份的逻辑合成电路部821至823，但在实际上设有对应像素数的数量的移位寄存器电路部及逻辑合成电路部。
接着，第1段的移位寄存器电路部521是由具有与图5所示第2实施方式的第1段移位寄存器电路部501的第1电路部501a及第2电路部501b相同电路构成的第1电路部521a及第2电路部521b所构成。此外，第2段的移位寄存器电路部522是由具有与图5所示第2实施方式的第2段移位寄存器电路部502的第1电路部502a与第2电路部502b相同电路构成的第1电路部522a及第2电路部522b所构成。
在此，在第4实施方式中，对于源极连接于输出第3段以后移位寄存器电路部523至525的输出信号SR13至SR15的节点ND3的晶体管PT24至PT44的漏极，分别供应有负侧电位VBB。亦即，在第4实施方式中，第3段以后的移位寄存器电路部523至525全部是具有相同的电路构成。具体而言，第3段至第5段的移位寄存器电路部具有与第2实施方式移位寄存器电路部的第1电路部及第2电路部相同电路构成的第1电路部及第2电路部。
此外，扫描方向切换电路部620基本上具有与图5所示第2实施方式的扫描方向切换电路部600相同的电路构成。但是，在第4实施方式的扫描方向切换电路部620中，连接有晶体管PT56的源极/漏极的另一方与晶体管PT57的源极/漏极的一方。此外，输入信号切换电路部720具有与图5所示第2实施方式的输入信号切换电路部700相同的电路构成。
此外，逻辑合成电路部821至823具有以p沟道晶体管置换图7所示第3实施方式的构成逻辑合成电路部811至813的n沟道晶体管的构成。具体而言，第4实施方式的连接于假栅极线的逻辑合成电路部821，具有分别以晶体管PT81至PT86置换图7所示第3实施方式的逻辑合成电路部811的晶体管NT81至NT86的电路构成。此外，第4实施方式的连接于第1段的栅极线的逻辑合成电路部822，具有分别以晶体管PT91至PT96置换图7所示第3实施方式的逻辑合成电路部812的晶体管NT91至NT96的电路构成。此外，第4实施方式的连接于第2段的栅极线的逻辑合成电路部823，具有分别以晶体管PT101至PT106置换图7所示第3实施方式的逻辑合成电路部813的晶体管NT101至NT106的电路构成。此外，在第4实施方式中，逻辑合成电路部821至823的晶体管PT83、PT93及PT103的源极连接于正侧电位VDD。
接着，参照图9及图10，就第4实施方式的V驱动器的动作加以说明。在该第4实施方式的V驱动器中，分别输入使图8所示第3实施方式的开始信号STV、时钟信号CKV1、CKV2及使能信号ENB的H电平与L电平反转的波形信号，来作为开始信号STV、时钟信号CKV1、CKV2及使能信号ENB。借此方式，由第3实施方式的移位寄存器电路部521至525，是分别输出有具有使由图7所示第3实施方式的移位寄存器电路部511至515输出的移位信号SR1至SR5及输出信号SR11至SR15的H电平与L电平反转的波形信号。此外，由第4实施方式的逻辑合成电路部821至823，是输出有具有使由图7所示第3实施方式的逻辑合成电路部811至813输出的移位输出信号Dummy、Gate1及Gate2的H电平与L电平反转的波形信号。该第4实施方式的V驱动器的上述以外的动作，是与图7所示上述第3实施方式的V驱动器的动作相同。
其中，在第4实施方式中，在晶体管PT4、PT14、PT24、PT34及PT44的栅极与源极之间，分别连接电容C3、C13、C23、C33及C43，同时，将负侧电位VBB供应至晶体管PT4、PT14、PT24、PT34及PT44的漏极，借此进行以下动作。例如，于第2段的移位寄存器电路部522中，响应时钟信号CKV2而使晶体管PT14导通时，为了维持连接有电容C13的晶体管PT14的栅极-源极间电压，晶体管PT14的栅极电位(移位信号SR2的电位)随着晶体管PT14的源极电位的下降而下降。此外，于第3段的移位寄存器电路部523中，响应时钟信号CKV1而使晶体管PT24导通时，为了维持连接有电容C23的晶体管PT24的栅极-源极间电压，晶体管PT24的栅极电位(移位信号SR3的电位)随着晶体管PT24的源极电位的下降而下降。如上所述，晶体管PT14的栅极电位(移位信号SR2的电位)与晶体管PT24的栅极电位(移位信号SR3的电位)下降至比VBB还低临限值电压(Vt)以上的预定电压(Vα)份的电位，因此，将具有比VBB-Vt还低的电位(VBB-Vα)的移位信号SR2及SR3分别供应至连接于假栅极线的逻辑合成电路部821的晶体管PT81及晶体管PT82的栅极。借此方式，可抑制经由逻辑合成电路部821的晶体管PT81及PT82而输出至假栅极线的移位输出信号Dummy的电位，仅由VBB上升晶体管PT81及PT82的临限值电压(Vt)份。
此外，在第4实施方式中，如上所述，设置重置晶体管PT39及PT49，同时，响应开始信号STV而使晶体管PT39及PT49导通，借此可抑制在意料之外的时序将移位输出信号输出至栅极线等，而可获得与上述第3实施方式相同的效果。
第5实施方式参照图11，在本第5实施方式中，进行说明于上述第1实施方式中，将共通的使能信号供应至连接于输出有第3段以后移位寄存器电路部的输出信号的节点的晶体管的漏极的情形。
亦即，如图11所示，在本第5实施方式的V驱动器中设有多段的移位寄存器电路部531至535；扫描方向切换电路部630；输入信号切换电路部730；多段的逻辑合成电路部831至833；以及电路部911。其中，在图11中，为简化图示，虽仅图示5段份的移位寄存器电路部531至535及3段份的逻辑合成电路部831至833，但在实际上设有对应像素数的数量的移位寄存器电路部及逻辑合成电路部。
接着，第1段的移位寄存器电路部531是由具有与图2所示第1实施方式的第1段移位寄存器电路部51的第1电路部51a及第2电路部51b相同电路构成的第1电路部531a及第2电路部531b所构成。此外，第2段的移位寄存器电路部532是由具有与图2所示第1实施方式的第2段移位寄存器电路部52的第1电路部52a及第2电路部52b相同电路构成的第1电路部532a及第2电路部532b所构成。
在此，在第5实施方式中，分别对于第3段的移位寄存器电路部533、第4段的移位寄存器电路部534及第5段的移位寄存器电路部535，连接有使能信号线(ENB)。具体而言，第3段的移位寄存器电路部533是由第1电路部533a及第2电路部533b所构成。第1电路部533a及第2电路部533b是分别具有与图2所示第1实施方式的第3段移位寄存器电路部53的第1电路部53a及第2电路部53b相同的电路构成。而在本第5实施方式中，在晶体管NT24的漏极连接有使能信号线(ENB)。
此外，第4段的移位寄存器电路部534是由第1电路部534a及第2电路部534b所构成。第1电路部534a及第2电路部534b分别具有与图2所示第1实施方式的第4段移位寄存器电路部54的第1电路部54a及第2电路部54b相同的电路构成。而在本第5实施方式中，在晶体管NT34的漏极连接有使能信号线(ENB)。此外，第5段的移位寄存器电路部535是由第1电路部535a及第2电路部535b所构成。第1电路部535a及第2电路部535b是分别具有与图2所示第1实施方式的第5段移位寄存器电路部55的第1电路部55a及第2电路部55b相同的电路构成。而在本第5实施方式中，在晶体管NT44的漏极连接有使能信号线(ENB)。
此外，扫描方向切换电路部630具有与图2所示第1实施方式的扫描方向切换电路部60相同的电路构成。此外，第5实施方式的输入信号切换电路部730具有与图2所示第1实施方式的输入信号切换电路部70相同的电路构成。此外，第5实施方式的逻辑合成电路部831至833具有与图2所示第1实施方式的逻辑合成电路部81至83相同的电路构成。而且，逻辑合成电路部831至833分别具备具有与图2所示第1实施方式的电位固定电路部81a至83a相同电路构成的电位固定电路部831a至833a。此外，电路部911具有与图2所示第1实施方式的电路部91相同的电路构成。
接着，参照图11及图12，说明第5实施方式的V驱动器的动作。
本第5实施方式的V驱动器的动作，基本上与上述第1实施方式的V驱动器的动作相同。但是，在本第5实施方式的V驱动器中，与上述第1实施方式不同的是，将共通的使能信号ENB供应至连接于输出有第3段以后移位寄存器电路部533至535的输出信号SR13至SR15的节点ND3的晶体管NT24至NT44的漏极。
具体而言，第1段及第2段的移位寄存器电路部531及532(参照图1 1)的动作与图2所示第1实施方式的第1段及第2段的移位寄存器电路部51及52的动作相同。接着，由第2段的移位寄存器电路部532将H电平(VDD+Vα)的移位信号SR2输入至晶体管NT66的漏极。借此方式，通过将VDD的电位的扫描方向切换信号CSV输入至栅极而呈导通的晶体管NT66的源极电位是成为(VDD-Vt)的电位。因此，将(VDD-Vt)的电位输入至第3段的移位寄存器电路部533的晶体管NT27的栅极。
此外，将H电平(VDD)的输出信号SR12输入至晶体管NT21的栅极。此外，对于晶体管NT22的栅极是由第4段的移位寄存器电路部534输入有L电平的移位信号SR4。借此方式，晶体管NT21及NT27呈导通状态，同时，晶体管NT22呈不导通状态。因此，经由晶体管NT21而由负侧电位VBB供应L电平的电位，借此使第3段移位寄存器电路部533的节点ND1的电位下降至L电平。借此方式，晶体管NT25及NT26呈不导通状态。在该状态下，输入至晶体管NT27的漏极的时钟信号CKV1由L电平上升至H电平。借此方式，第3段移位寄存器电路部533的节点ND2的电位上升为H电平，因此，晶体管NT24呈导通状态。此时，由于对晶体管NT24的漏极供应有L电平的使能信号ENB，因此，晶体管NT24的源极电位(节点ND3的电位)保持在L电平。
之后，在第5实施方式中，使能信号ENB的电位由L电平上升至H电平。借此方式，第3段移位寄存器电路部533的节点ND3的电位上升至H电平。此时，为了通过电容C23来维持晶体管NT24的栅极-源极间电压，第3段移位寄存器电路部533的节点ND2的电位伴随着节点ND3的电位的上升而激活而借此上升。借此方式，第3段移位寄存器电路部533的节点ND2的电位上升至比VDD还高临限值电压(Vt)以上的预定电压(Vβ)份的电位(VDD+Vβ＞VDD+Vt)。其中，此时节点ND2的电位(VDD+Vβ)为于第1段及第2段的移位寄存器电路部511及512中，比上升后的节点ND2的电位(VDD+Vα)更高的电位。接着，由第3段移位寄存器电路部533的节点ND2输出具有VDD+Vt以上的电位(VDD+Vβ)的H电平移位信号SR3。接着，即使于第4段以后的移位寄存器电路部534及535中，亦通过与上述第3段移位寄存器电路部533相同的动作，输出具有比由上述第1实施方式的移位寄存器电路部输出的H电平(VDD+Vα)移位信号更高的VDD+Vt以上电位(VDD+Vβ)的H电平移位信号SR3及SR4。
接着，第3段移位寄存器电路部533的H电平(VDD+Vβ＞VDD+Vt)移位信号SR3分别被输入至晶体管NT63及NT68的漏极。借此方式，通过将VDD的电位的扫描方向切换信号CSV输入至栅极而呈导通的晶体管NT63及NT68的源极电位一同成为(VDD-Vt)的电位。因此，对于第2段移位寄存器电路部532的晶体管NT12的栅极及第4段移位寄存器电路部534的晶体管NT37的栅极，输入有(VDD-Vt)的电位。在该状态下，由于时钟信号CKV2由L电平(VBB)上升至H电平(VDD)，于第2段的移位寄存器电路部532的晶体管NT12中，一面通过电容C12保持栅极-源极间电压，栅极电位一面由(VDD-Vt)上升VDD与VBB的电位差份。借此方式来抑制发生在晶体管NT12的节点ND1侧的电位，由VDD下降晶体管NT12的临限值电压(Vt)份。因而抑制在第2段移位寄存器电路部532的节点ND1所产生的H电平的电位下降。此外，由于在对第4段移位寄存器电路部534的晶体管NT37的栅极输入(VDD-Vt)的电位的状态下，时钟信号CKV2由L电平(VBB)上升至H电平(VDD)，因而在晶体管NT37中，一面通过电容C34保持栅极-源极间电压，栅极电位一面由(VDD-Vt)上升VDD与VBB的电位差份。借此方式来抑制发生在晶体管NT37的节点ND2侧的电位，由VDD下降晶体管NT37的临限值电压(Vt)份。因而抑制在第4段移位寄存器电路部534的节点ND2所产生的H电平的电位下降。如上所述，于各段的移位寄存器电路部中，当节点ND1或ND2的电位随着时钟信号CKV1或CKV2的电位上升至H电平(VDD)而上升时，可抑制在节点ND1及ND2所产生的H电平的电位下降。
此外，第3段移位寄存器电路部533的H电平(VDD+Vβ)的移位信号SR3亦被输入至连接于第1段的栅极线的逻辑合成电路部832的晶体管NT91的栅极。此外，对于连接于第1段的栅极线的逻辑合成电路部832的晶体管NT91的栅极，输入有第4段移位寄存器电路部534的H电平(VDD+Vβ)的移位信号SR4。借此方式，于连接于第1段的栅极线的逻辑合成电路部832中，当输入至晶体管NT92的漏极的使能信号ENB的电位上升至H电平(VDD)的电位时，可抑制发生在节点ND4的电位由VDD下降晶体管NT91及NT92的临限值电压(Vt)份。如上所述，于连接于第2段以后的栅极线的逻辑合成电路部中亦相同地，当节点ND4的电位随着使能信号ENB的电位上升至H电平(VDD)而上升时，可抑制在节点ND4所产生的H电平的电位下降。借此方式来抑制输出至各段的栅极线的移位输出信号Gate1及Gate2的H电平的电位下降。
第5实施方式的V驱动器的上述以外的动作，与上述第1实施方式的V驱动器的动作相同。
在第5实施方式中，如上所述，于移位寄存器电路部533至535中，通过将使能信号线连接于晶体管NT24、NT34及NT44的漏极，同时，将时钟信号CKV1(CKV2)供应至栅极，使能信号ENB是在时钟信号CKV1(CKV2)由L电平上升至H电平之后，由L电平切换成H电平的构成，例如于第3段的移位寄存器电路部533中，伴随着通过时钟信号CKV1而使晶体管NT24的栅极电位由L电平(VBB)上升至H电平(VDD)，而使晶体管NT24呈导通状态之后，可通过使能信号ENB使晶体管NT24的源极电位由L电平(VBB)上升至H电平(VDD)。此外，于第4段的移位寄存器电路部534中，伴随着通过时钟信号CKV2而使晶体管NT34的栅极电位由L电平(VBB)上升至H电平(VDD)，而使晶体管NT34呈导通状态之后，可通过使能信号ENB使晶体管NT34的源极电位由L电平(VBB)上升至H电平(VDD)。借此方式，可使晶体管NT24的栅极电位仅上升此时晶体管NT34的源极电位的上升份(Vβ)。借此方式，可使晶体管NT34的栅极电位仅上升此时晶体管NT34的源极电位的上升份(Vβ)。借此方式，与晶体管NT24及NT34的漏极连接于固定的正侧电位VDD的情形相较之下，可更加提高移位信号SR3及SR4的电位(VDD+Vβ＞VDD+Vt)，因此，可更加轻易地将移位信号SR3及SR4的电位设定在比VDD还高临限值电压(Vt)以上的电位。这样，可更轻易地将具有VDD+Vt以上电位的移位信号SR3及SR4分别供应至连接于第1段的栅极线的逻辑合成电路部832的晶体管NT91的栅极及NT92的栅极。借此方式，可抑制经由逻辑合成电路部832的晶体管NT91及晶体管NT92而输出至第1段的栅极线的移位输出信号Gate1的电位仅下降临限值电压(Vt)份。
在第5实施方式中，除了上述效果之外，通过设置重置晶体管NT39及NT49，同时，响应开始信号STV而使晶体管PT39及PT49导通，可抑制在意料之外的时序将移位输出信号输出至栅极线等，而可获得与上述第1实施方式相同的效果。
第6实施方式参照图13，在本第6实施方式中，进行说明以p沟道晶体管构成上述第5实施方式的V驱动器的情形。
亦即，如图13所示，在本第6实施方式的V驱动器中设有多段的移位寄存器电路部541至545；扫描方向切换电路部640；输入信号切换电路部740；多段的逻辑合成电路部841至843；以及电路部921。其中，在图13中，为简化图示，虽仅图示5段份的移位寄存器电路部541至545及3段份的逻辑合成电路部841至843，但在实际上设有对应像素数的数量的移位寄存器电路部及逻辑合成电路部。
接着，第1段移位寄存器电路部541是由具有与图5所示第2实施方式的第1段移位寄存器电路部501的第1电路部501a及第2电路部501b相同电路构成的第1电路部541a及第2电路部541b所构成。此外，第2段移位寄存器电路部542是由具有与图5所示第2实施方式的第2段移位寄存器电路部502的第1电路部502a及第2电路部502b相同电路构成的第1电路部542a及第2电路部542b所构成。
在此，在第6实施方式中，分别对于第3段的移位寄存器电路部543、第4段的移位寄存器电路部544及第5段的移位寄存器电路部545，连接有使能信号线(ENB)。具体而言，第3段的移位寄存器电路部543是由第1电路部543a及第2电路部543b所构成。第1电路部543a及第2电路部543b分别具有与图5所示第2实施方式的第3段移位寄存器电路部503的第1电路部503a及第2电路部503b相同的电路构成。而在本第6实施方式中，在晶体管PT24的漏极连接有使能信号线(ENB)。
此外，第4段的移位寄存器电路部544是由第1电路部544a及第2电路部544b所构成。第1电路部544a及第2电路部544b分别具有与图5所示第2实施方式的第4段移位寄存器电路部504的第1电路部504a及第2电路部504b相同的电路构成。而在本第6实施方式中，在晶体管PT34的漏极连接有使能信号线(ENB)。此外，第5段移位寄存器电路部545是由第1电路部545a及第2电路部545b所构成。第1电路部545a及第2电路部545b分别具有与图5所示第2实施方式的第5段移位寄存器电路部505的第1电路部505a及第2电路部505b相同的电路构成。而在本第6实施方式中，在晶体管PT44的漏极连接有使能信号线(ENB)。
此外，扫描方向切换电路部640具有与图5所示第2实施方式的扫描方向切换电路部600相同的电路构成。此外，输入信号切换电路部740具有与图5所示第2实施方式的输入信号切换电路部700相同的电路构成。此外，逻辑合成电路部841至843分别具有与图5所示第2实施方式的逻辑合成电路部801至803相同的电路构成。而且，逻辑合成电路部841至843分别具备具有与图5所示第2实施方式的电位固定电路部801a至803a相同电路构成的电位固定电路部841a至843a。此外，电路部921具有与图5所示第2实施方式的电路部901相同的电路构成。
图14是用以说明本发明第6实施方式的液晶显示装置的V驱动器的动作的电压波形图。接着，参照图13及图14，说明第6实施方式的V驱动器的动作。在本第6实施方式的V驱动器中，分别输入使图12所示第5实施方式的开始信号STV、时钟信号CKV1、CKV2、使能信号ENB及反转使能信号XENB的H电平与L电平反转的波形信号，来作为开始信号STV、时钟信号CKV1、CKV2、使能信号ENB及反转使能信号XENB。借此方式，由第6实施方式的移位寄存器电路部541至545，是输出有具有使由图11所示第5实施方式的移位寄存器电路部531至535输出的移位信号SR1至SR5的H电平与L电平反转的波形信号。此外，由第6实施方式的逻辑合成电路部841至843，是输出有具有使由图11所示第5实施方式的逻辑合成电路部831至833输出的移位输出信号Dummy、Gate1及Gate2的H电平与L电平反转的波形信号。本第6实施方式的V驱动器的上述以外的动作，与图11所示上述第5实施方式的V驱动器的动作相同。
在第6实施方式中，如上所述，设置重置晶体管PT39及PT49，同时，响应开始信号STV而使晶体管PT39及PT49导通，借此可抑制在意料之外的时序将移位输出信号输出至栅极线等，而可获得与上述第5实施方式相同的效果。
其中，在第6实施方式中，将时钟信号CKV1(CKV2)供应至移位寄存器电路部543至545的晶体管PT24、PT34及PT44的栅极，同时，将切换成H电平(VDD)与L电平(VBB)的使能信号ENB供应至漏极，借此进行以下动作。例如，于第3段的移位寄存器电路部543中，通过时钟信号CKV1使晶体管PT24呈导通状态之后，通过使能信号ENB使晶体管PT24的源极电位由VDD下降至VBB，因此，可使晶体管PT24的栅极电位仅下降其电位的下降份(Vβ)。此外，于第4段的移位寄存器电路部544中，通过时钟信号CKV2使晶体管PT34呈导通状态之后，通过使能信号ENB使晶体管PT34的源极电位由VDD下降至VBB，因此，使晶体管PT34的栅极电位仅下降其电位的下降份(Vβ)。借此方式，与晶体管PT24及PT34的漏极连接于固定的负侧电位VBB的情形相较之下，可更加降低移位信号SR3及SR4的电位(VBB-Vβ＜VBB-Vt)，因此，可更轻易地将移位信号SR3及SR4的电位设定在比VBB还低临限值电压(Vt)以上的电位。这样，可更轻易地将具有VBB-Vt以下的电位(VBB-Vβ)的移位信号SR3及SR4分别供应至连接于第1段的栅极线的逻辑合成电路部842的晶体管PT91及PT93的栅极。借此方式，可抑制经由逻辑合成电路部842的晶体管PT91及PT92而输出至第1段的栅极线的移位输出信号Gate1的电位仅上升临限值电压(Vt)份。
第7实施方式参照图15，在本第7实施方式中，进行说明于图1所示第1实施方式的液晶显示装置中，将本发明应用在用以驱动(扫描)漏极线的H驱动器的情形。
如图15所示，与图2所示第1实施方式的V驱动器5相同地，在本第7实施方式的液晶显示装置的H驱动器4的内部设有多段的移位寄存器电路部51至55；扫描方向切换电路部60；输入信号切换电路部70；以及多段的逻辑合成电路部81至83。其中，在图15中，为简化图示，虽仅图示5段份的移位寄存器电路部51至55及3段份的逻辑合成电路部81至83，但在实际上设有对应像素数的数量的移位寄存器电路部及逻辑合成电路部。而且，在本第7实施方式中，连接有逻辑合成电路部81至83与水平开关3。具体而言，水平开关3包含数量与逻辑合成电路部81至83的段数相对应的n沟道晶体管NT121至123。以下，n沟道晶体管NT121至123分别称为晶体管NT121至123。
接着，晶体管NT121的源极连接于假栅极线，同时，漏极连接于视频信号线(Video)。该晶体管NT121的栅极连接于逻辑合成电路部81的节点ND4。此外，晶体管NT122的源极连接于第1段的漏极线，同时，漏极连接于视频信号线(Video)。该晶体管NT122的栅极连接于逻辑合成电路部82的节点ND4。此外，晶体管NT123的源极连接于第2段的漏极线，同时，漏极连接于视频信号线(Video)。该晶体管NT123的栅极连接于逻辑合成电路部83的节点ND4。而且，第7实施方式的H驱动器4中，供应有开始信号STH、扫描方向切换信号CSH、反转扫描方向切换信号XCSH、时钟信号CKH1及CKH2，来取代于图2所示第1实施方式的V驱动器5中所供应的开始信号STV、扫描方向切换信号CSV、反转扫描方向切换信号XCSV、时钟信号CKV1及CKV2。其中，所述开始信号STV、扫描方向切换信号CSH、反转扫描方向切换信号XCSH、时钟信号CKH1及CKH2的波形分别与上述第1实施方式的开始信号STV、扫描方向切换信号CSV、反转扫描方向切换信号XCSV、时钟信号CKV1及CKV2的波形相同。
接着，参照图15，说明第7实施方式的H驱动器的移位寄存器电路部的动作。本第7实施方式的H驱动器4中，由各段的逻辑合成电路部81至83依序输出有与上述第1实施方式的移位输出信号Dummy、Gate1及Gate2相对应的H电平的移位输出信号Dummy、Drain1及Drain2。而该移位输出信号Dummy、Drain1及Drain2分别被输入至所对应水平开关3的晶体管NT121至NT123的栅极。借此方式，水平开关3的各段的晶体管NT121至NT123依序呈导通状态。因此，由视频信号线(Video)将影像信号经由水平开关3的各段的晶体管NT121至NT123依序输出至各段的漏极线。本第7实施方式的H驱动器4的上述以外的动作，与图2所示上述第1实施方式的V驱动器5的动作相同。
在第7实施方式中，如上所述，通过设置重置晶体管NT39及NT49，同时，响应开始信号STV而使晶体管NT39及NT49导通，可抑制在意料之外的时序将影像信号输出至漏极线等，而可获得与上述第1实施方式相同的效果。
第8实施方式参照图16，在本第8实施方式中，进行说明将本发明应用在含有具有n沟道晶体管的像素的有机EL显示装置的情形。
亦即，如图16所示，在本第8实施方式中，在基板1b上形成有显示部102。在该显示部102是以矩阵状配置有像素120，该像素120包含n沟道晶体管121及122(以下称为晶体管121及122)；补助电容123；阳极124；阴极125；夹在阳极124与阴极125之间的有机EL组件126。其中，在图16的显示部102中显示1像素份的构成。而晶体管121的源极连接于晶体管122的栅极与补助电容123的一方的电极，同时，漏极连接于漏极线。该晶体管121的栅极连接于栅极线。此外，晶体管122的源极连接于阳极124，同时，漏极连接于电流供应线(未图示)。
此外，H驱动器4内部的电路构成与图1 5所示第7实施方式的H驱动器4的电路构成相同。此外，V驱动器5内部的电路构成与图2所示第1实施方式的V驱动器5的电路构成相同。第8实施方式有机EL显示装置的这些以外部分的构成与图1所示第1实施方式的液晶显示装置相同。
在第8实施方式中，通过如上所述的构成，于有机EL显示装置中，可抑制在意料之外的时序将影像信号输出至栅极线，同时，可抑制在意料之外的时序将移位输出信号输出至漏极线等，而可获得与上述第1实施方式及第7实施方式相同的效果。
第9实施方式参照图17，在本第9实施方式中，进行说明将本发明应用在含有具有p沟道晶体管的像素的有机EL显示装置的情形。
亦即，如图17所示，在本第9实施方式中，在基板1c上形成有显示部102a。在该显示部102a是以矩阵状配置有像素120a，该像素120a包含p沟道晶体管121a及122a(以下称为晶体管121a及122a)；补助电容123a；阳极124a；阴极125a；夹在阳极124a与阴极125a之间的有机EL组件126a。其中，在图17的显示部102a中显示1像素份的构成。而晶体管121a的源极连接于漏极，同时，漏极连接于晶体管122a的栅极与补助电容123a的一方的电极。该晶体管121a的栅极连接于栅极线。此外，晶体管122a的源极连接于电流供应线(未图示)，同时，漏极连接于阳极124a。
此外，V驱动器5a内部的电路构成与图5所示第2实施方式的V驱动器5a的电路构成相同。第9实施方式有机EL显示装置的这些以外部分的构成与图4所示第2实施方式的液晶显示装置相同。
在第9实施方式中，通过如上所述的构成，于有机EL显示装置中，可抑制在意料之外的时序将移位输出信号输出至栅极线等，而可获得与上述第2实施方式相同的效果。
此外，这里所揭示的实施方式均为例示，而非加以限制。本发明的范围由权利要求书所揭示，而非上述实施方式的说明，另外，包含与权利要求书同等涵义以及范围内的所有变更。
例如，在上述第1至第9实施方式中，虽例示将本发明应用在液晶显示装置以及有机EL显示装置，但本发明并非局限于此，亦可应用在液晶显示装置及有机EL显示装置以外的显示装置。
此外，在上述第1至第7实施方式中，虽说明将本发明仅应用在V驱动器或H驱动器的任一方的例子，但本发明并非局限于此，亦可将本发明应用在V驱动器及H驱动器的双方。
此外，在上述第7实施方式中，虽显示均以n沟道晶体管构成用在本发明H驱动器的晶体管的例子，但本发明并非局限于此，亦可均以p沟道晶体管构成用在本发明H驱动器的晶体管。
此外，于使用n沟道晶体管的第1、第3、第5、第7及第8实施方式中，亦可通过n沟道晶体管构成所有的电容。此外，于使用p沟道晶体管的第2、第4、第6及第9实施方式中，亦可通过p沟道晶体管构成所有的电容。
权利要求
1.一种显示装置，具备移位寄存器电路，该移位寄存器电路包含第1移位寄存器电路部，用以输出第1移位信号；第2移位寄存器电路部，配置在前述第1移位寄存器电路部的下一段，并用以输出第2移位信号；以及逻辑合成电路部，由以第1电位导通的多个第1导电型的晶体管所构成，输入有前述第1移位信号以及前述第2移位信号，同时，将前述第1移位信号与前述第2移位信号予以逻辑合成而输出移位输出信号，而且前述第1移位寄存器电路部及前述第2移位寄存器电路部的至少一方包含重置晶体管，用以响应预定的驱动信号，而将输出有前述第1移位信号或前述第2移位信号的节点的电位重置为前述逻辑合成电路部的晶体管不导通的第2电位。
2.根据权利要求1所述的显示装置，其中，前述第1移位寄存器电路部及前述第2移位寄存器电路部双方均包含前述重置晶体管。
3.根据权利要求1所述的显示装置，其中，前述预定的驱动信号是用以使前述移位寄存器电路开始扫描的开始信号。
4.根据权利要求1所述的显示装置，其中，前述第1移位寄存器电路部及前述第2移位寄存器电路部的至少一方包含前段的第1电路部及后段的第2电路部，前述第2电路部包含第1导电型的第1晶体管，该第1晶体管连接于前述第2电位侧与输出有前述第1移位信号或前述第2移位信号的节点之间，同时其栅极连接于前述第1电路部的输出节点，前述重置晶体管具有响应前述预定的驱动信号而将前述第1电路部的输出节点重置为前述第1电位的功能，响应由前述重置晶体管将前述第1电路部的输出节点重置为前述第1电位，而使前述第1晶体管呈导通状态，借此使输出有前述第2电路部的前述第1移位信号或前述第2移位信号的节点重置为前述第2电位。
5.根据权利要求4所述的显示装置，其中，前述重置晶体管连接于前述第1电位侧与前述第1电路部的输出节点之间，同时其栅极连接于供应前述预定驱动信号的第1驱动信号线。
6.根据权利要求5所述的显示装置，其中，前述第1驱动信号线是供应开始信号的开始信号线，该开始信号是作为前述预定的驱动信号且用以使前述移位寄存器电路开始扫描。
7.根据权利要求1所述的显示装置，其中，前述逻辑合成电路部的晶体管包含第2晶体管，其源极/漏极的一方连接于用以供应切换成前述第1电位与前述第2电位的第1信号的第1信号线，并对该第2晶体管的栅极输入有前述第1移位信号；以及第3晶体管，其源极/漏极的一方连接于前述第2晶体管的源极/漏极的另一方，并对该第3晶体管的栅极输入有前述第2移位信号，当前述第1移位信号及前述第2移位信号为前述第1电位时，使前述第2晶体管及前述第3晶体管呈导通状态，同时，由前述第1信号线供应前述第1电位的前述第1信号至前述第2晶体管的源极/漏极的一方，借此通过前述第2晶体管及前述第3晶体管而输出前述第1电位的前述移位输出信号，当前述第1移位信号由前述第1电位变化成前述第2电位时，由前述第1信号线供应前述第2电位的前述第1信号至前述第2晶体管的源极/漏极的一方，借此通过前述第2晶体管及前述第3晶体管而输出前述第2电位的前述移位输出信号。
8.根据权利要求7所述的显示装置，其中，在前述第1信号为前述第2电位的期间，将前述移位输出信号强制性地保持在前述第2电位。
9.根据权利要求7所述的显示装置，其中，前述逻辑合成电路部包含电位固定电路部，以在前述第1移位信号由前述第1电位变化成前述第2电位之后，将前述移位输出信号固定在前述第2电位。
10.根据权利要求7所述的显示装置，其中，前述第1移位寄存器电路部包含第4晶体管，对于其漏极至少供应前述第1电位，同时，其栅极连接于输出有前述第1移位信号的节点；以及第1电容，连接于前述第4晶体管的栅极-源极之间，前述第2移位寄存器电路部包含第5晶体管，对于其漏极至少供应前述第1电位，同时，其栅极连接于输出有前述第2移位信号的节点；以及第2电容，连接于前述第5晶体管的栅极-源极之间。
11.根据权利要求10所述的显示装置，其中，对于前述第4晶体管的漏极连接有用以供应切换成前述第1电位与前述第2电位的前述第1信号的前述第1信号线，同时对于栅极供应有第1时钟信号，对于前述第5晶体管的漏极连接有用以供应前述第1信号的前述第1信号线，同时对于栅极供应有第2时钟信号，前述第1信号在前述第1时钟信号由前述第2电位变成前述第1电位之后，以及在前述第2时钟信号由前述第2电位变成前述第1电位之后，分别由前述第2电位切换成前述第1电位。
12.根据权利要求10所述的显示装置，其中，对于前述第4晶体管的漏极连接有用以供应切换成前述第1电位与前述第2电位的第2信号的第2信号线，同时对于栅极供应有第1时钟信号，对于前述第5晶体管的漏极连接有用以供应切换成前述第1电位与前述第2电位的第3信号的第3信号线，同时对于栅极供应有第2时钟信号，前述第2信号在前述第1时钟信号由前述第2电位变成前述第1电位之后，由前述第2电位切换成前述第1电位，前述第3信号在前述第2时钟信号由前述第2电位变成前述第1电位之后，由前述第2电位切换成前述第1电位。
13.根据权利要求10所述的显示装置，其中，前述重置晶体管还具有以下功能响应前述预定的驱动信号，将前述第4晶体管或前述第5晶体管的源极的电位重置为前述第2电位。
14.根据权利要求1所述的显示装置，其中，前述移位寄存器电路适用于用以驱动栅极线的移位寄存器电路及用以驱动漏极线的移位寄存器电路的至少一方。
15.根据权利要求1所述的显示装置，其中，构成前述第1移位寄存器电路部、前述第2移位寄存器电路部及前述逻辑合成电路部的晶体管以及前述重置晶体管具有第1导电型。
16.根据权利要求1所述的显示装置，其中，前述显示装置由液晶显示装置及EL显示装置的任一方所构成。
全文摘要
本发明提供一种可抑制以意料之外的时序使信号输出至栅极线或漏极线的显示装置。该显示装置具备移位寄存器电路部，该移位寄存器电路部包含逻辑合成电路部，其由以第1电位导通的多个第1导电型的晶体管所构成，输入有第1移位信号以及第2移位信号，同时，将第1移位信号与第2移位信号予以逻辑合成而输出移位输出信号。而且第1移位寄存器电路部及第2移位寄存器电路部的至少一方包含重置晶体管，用以响应预定的驱动信号，而将输出有第1移位信号或第2移位信号的节点的电位重置为逻辑合成电路部的晶体管不导通的第2电位。
文档编号G02F1/13GK1838208SQ20061006518
公开日2006年9月27日 申请日期2006年3月27日 优先权日2005年3月25日
发明者堀端浩行, 千田满 申请人:三洋爱普生映像元器件有限公司