专利名称：画素布局结构及其制造方法
技术领域：
本发明主要涉及有关一种在阵列(Array)制程中检测非晶矽残留 缺陷(A-Si Residue Defect)之技术，尤其是指一种画素布局结构及其制 造方法。
背景技术：
在液晶显示器(LCD)制程中，系经由前段的阵列(Array)制程、 组立(Cell)制程，以及后段之模组(Module)制程等，才完成整个显示器 之制；其中，在阵列(Array)制程中，至少包括有闸极电极(Gate Electrode, GE)形成、半导体电极(Semiconductor Electrode, SE)形 成、源极电极(Source Drain electrode, SD)形成、接触通道(Contact Hold, CH)形成以及画素电极(Pixel Electrode, PE)形成等五道阶段， 且每道阶段使用之光罩都须经过成膜、微影、蚀刻、剥膜等制程，反覆5次 才能形成薄膜电晶体基板；
目前为止，已知的薄膜液晶显示器构造系由一非晶矽层结构所组成 的薄膜电晶体(TFT元件开关)、储存电容(Cst)及透明导电电极(ITO或IZ0)，利用上、下基板提供一电压差去驱动液晶而产生旋光效果，藉由此电
压耦合而提供液晶开启角度，再配合上基板彩色滤光片，提供矩阵式的光源
三元素红绿蓝，经扫描线(Gate Line)与资料线(Data Line)搭配控制，使画 素配光产生单点色彩，而巨集延伸到平面显示彩色效果；当画素存在缺陷 时，上下基板己无法保持电压值去驱动液晶旋光，使画素在平面显示器上呈 现出无法控制的亮暗点分佈，甚至是灰点，因而降低液晶显示器的显像品 质，是故在出厂前都会先经过电性测试后才能出货；
然，阵列自动测试机(Array Tester)主要是着重于主动区域 (Active Area)的电气特性，用以发现制造过程所产生的各种缺陷，就阵 列测试而言，非晶矽残留系指非晶矽层因制程因素所造成之画素缺陷，例 如，非晶矽沉积前异物、非晶矽显影不良及非晶矽蚀刻残留等，此为影响阵 列制程良率之最大瓶颈，当画素发生非晶矽残留10并重叠到资料线(data line) 12时，(如图1A及图IB所示)分析其画素电路，(同时参照图1C 所示)每一画素包含一电晶体TFT、 一储存电容Cst及一寄生电容Cgd，且 因存在有非晶矽残留10，故亦具有一非晶矽残留重叠电容CAS-IT0，由此可 以发现画素因非晶矽残留IO所造成的下降电压(VAS-Residue)，是与非晶 矽残留10面积大小(其与CAS-ITQ有关)和资料线12供应的电压差 (VData)成正比关系；
而在正常测试条件下，测试能力可依非晶矽残留面积大至小而大幅 度递减，若残留面积大于画素区域的1/3，其被检测出来的机会为95%;若残留面积小于画素区域的1/3且大于其1/24，其被检测出来的机会则为 70 95%;若残留面积小于画素区域的1/24，则被检测出来的机会则降到 50%以下；对测试能力而言，若非晶矽残留面积小于画素区域的1/3的画素 缺陷，在阵列制程检测中，就不易被检出，使得原本在阵列制程有机会将其 画素残留缺陷修复至正常点，却因漏检漏修而流向后续制程，导致此画素只 能在组立制程修补成暗点，甚至是流至后段模组制程成为亮点缺陷。
若非晶矽残留画素缺陷在阵列制程段漏检漏修，而在组立制程段被 检出时，会造成组立修补以及卡匣(cassstte)传送负载；若非晶矽残留画 素缺陷在阵列与组立制程段漏检漏修，而在模组制程段被检出时，这些面板 会因非晶矽残留画素缺陷所形成之亮点，因其无法修补，导致面板降阶 (downgrade)出货而增加面板降阶之风险；甚至，在阵列、组立与模组制 程段中皆漏检漏修，而出货给客户端，将造成产品控管遭受质疑，更会造成 面板品质控管的不稳定性。
发明内容
本发明之主要目的在于，提供一种画素布局结构及其制造方法，其 系采用面板设计布局方式，增加虚设非晶矽层(A-Si dummy layer)的设 计，使其在现有的测试条件下，当画素存在有非晶矽残留时，藉以提高其电 容耦合效应及电子传导效应，进而检出形成画素缺陷。本发明之另一目的在于，提供一种画素布局结构，其系可有效提高 阵列自动测试机检出发生非晶矽残留之画素缺陷，以提高产品良率，并增加 面板品质控管的稳定性。
本发明之再一目的在于，提供一种画素布局结构，其系可降低后续 组立段修补之负载，并可避免面板因亮点而降等售出，可据此增加营收，更 可减少亮点退货之问题。
为达到上述目的，本发明所采取的技术方案为提供一种画素布局 结构，其包含有一透明基板； 一第一金属层位于该透明基板上，以形成一画 素扫描线、 一电晶体之闸极与至少一金属遮光层；于第一金属层上设有一第 一绝缘层；并有一非晶砂层系位于第一绝缘层上，以形成电晶体之通道与至 少一虚设非晶矽层，且此虚设非晶矽层位于金属遮光层上方；位于非晶矽层 上有一第二金属层，其系形成一画素资料线及该电晶体之源极与汲极；另有 一第二绝缘层位于第二金属层上，并具有数导通孔；更有一透明导电电极层 位于该第二绝缘层上，可经导通孔与汲极相导通。由于在每一画素资料线之 一侧或二侧分别设有一虚设非晶矽层，使其在画素存在非晶砂残留时，可因 重叠至虚设非晶砂层而增加残留面积。
另外，本发明亦提出一种画素布局结构之制造方法，其步骤依序包 括先提供一透明基板，其上形成一第一金属层于透明基板上，并蚀刻形成 一画素扫描线、 一电晶体之闸极及至少一金属遮光层；形成一第一绝缘层于第一金属层上；再于第一绝缘层上形成一非晶矽层，并蚀刻形成电晶体之通 道及至少一虚设非晶矽层，且此虚设非晶砂层位于金属遮光层上方；接著形 成一第二金属层于非晶矽层上，并蚀刻形成一画素资料线及电晶体之源极与 汲极；形成一第二绝缘层于第二金属层上，并蚀刻形成数导通孔；最后形成 一透明导电电极层于第二绝缘层上，使透明导电层可经导通孔与汲极相导 通。
本发明的有益效果为，提供一种画素布局结构及其制造方法，其包 含有一透明基板； 一第一金属层位于该透明基板上，以形成一画素扫描线、 一电晶体之闸极与至少一金属遮光层；于第一金属层上设有一第一绝缘层； 并有一非晶矽层系位于第一绝缘层上，以形成电晶体之通道与至少一虚设非 晶矽层，且此虚设非晶矽层位于金属遮光层上方；位于非晶矽层上有一第二 金属层，其系形成一画素资料线及该电晶体之源极与汲极；另有一第二绝缘 层位于第二金属层上，并具有数导通孔；更有一透明导电电极层位于该第二 绝缘层上，可经导通孔与汲极相导通；且籍由改采用面板设计布局方式，增 加虚设非晶矽层(A-Si dummy layer)的设计，使其在现有的测试条件下， 当画素存在有非晶矽残留时，以达到其提高其电容耦合效应及电子传导效 应，进而检出形成画素缺陷，提高产品良率，增加营收之效果。
图1A为背景技术单一画素之布局示意1B为背景技术部份结构剖视图
图1C为背景技术之画素等效电路图
图2A为本发明在电极排列结构之步骤一的结构俯视图
图2B为本发明在电极排列结构之步骤二的结构俯视图
图2C为本发明在电极排列结构之步骤三的结构俯视图
图2D为本发明在电极排列结构之步骤四的结构俯视图
图2E为本发明在电极排列结构之步骤五的结构俯视图
图3为本发明之单一画素布局结构示意图
图4A为图3之A-A'线段的结构剖视图
图4B为图3之B-B'线段的结构剖视图
图5A为本发明运用Mil电极结构制程之步骤一的结构俯视图
图5B为本发明运用Mil电极结构制程之步骤二的结构俯视图
图5C为本发明运用Mil电极结构制程之步骤三的结构俯视图
图5D为本发明运用Mil电极结构制程之步骤四的结构俯视5E为本发明运用Mil电极结构制程之步骤五的结构俯视图
图5F为为本发明运用Mil电极结构制程之各步骤完成后的结构俯视图
图6A为本发明运用储存电容利用闸极走线电极结构制程制作画素布局 结构之步骤一的结构俯视图
图6B为本发明运用储存电容利用闸极走线电极结构制程制作画素布局 结构之步骤二的结构俯视图
图6C为本发明运用储存电容利用闸极走线电极结构制程制作画素布局 结构之步骤三的结构俯视图
图6D为本发明运用储存电容利用闸极走线电极结构制程制作画素布局 结构之步骤四的结构俯视图
图6E为本发明运用储存电容利用闸极走线电极结构制程制作画素布局 结构之步骤五的结构俯视图
图6F为本发明运用储存电容利用闸极走线电极结构制程制作画素布局 结构之各步骤完成后的结构俯视图
图7A为先前技术存在有非晶矽残留之画素结构示意图
图7B为本发明存在有非晶矽残留之画素结构示意图
具体实施例方式
由于在组立(Cell)测试中的点亮(light-on)检测时，若画素存 在有非晶矽残留，在灰阶测试时就会显现出亮点缺陷，不仅须重新回至组立 修补段(cell r印air)将其画素缺陷修补成暗点，此举会加重组立修补段 的负荷，且由组立测试中侦测出的残留面积统计，绝大部份非晶矽残留面积 范围都介于1/3以下，足以证明阵列测试因非晶矽残留面积过小而漏检漏修 之缺点。因此，本发明即在现有的测试条件下，增加虚设非晶矽层(A-Si dummy layer)，若画素存在非晶矽残留时，增加残留面积，藉以提高其电 容耦合效应及电子传导效应，进而检出形成画素缺陷。
一种画素布局结构，包含有复数个画素排列成阵列状；底下系以单 一画素电极排列结构来详细说明本发明之技术特征；
首先，(如图2A所示)步骤一，提供一透明基板20，例如玻璃基板； 然后于此透明基板20上成长形成一第一金属层，并经湿蚀刻或干饰刻形成 一画素扫描线(gate line) 22、 一电晶体之闸极及金属遮光层(metal shadow) 24;(如图2B所示)步骤二，利用化学气相沉积技术先沉积形成 一第一绝缘层26于第一金属层上；再沉积形成一非晶矽层于第一绝缘层26 上，并以湿蚀刻或干饰刻形成薄膜电晶体之通道28及虚设非晶矽层30，且 此虚设非晶砂层30系对应位于上述金属遮光层24上方；(如图2C所示) 步骤三，成长形成一第二金属层于上述非晶矽层上，并经湿蚀刻或干饰刻形成一画素资料线32及电晶体之源极与汲极34;(继续参考图2D所示)步 骤四，再沉积形成一第二绝缘层36于上述第二金属层上，并以湿蚀刻或干 饰刻形成数导通孔38，用以电性连接画素与储存电容。最后，(如图2E所 示)步骤五，形成一透明导电电极层40于上述第二绝缘层36上，使透明导 电电极层40可经由导通孔28与汲极34相导通；其中，上述之第一绝缘层 26或第二绝缘层36系由氧化矽或氮化矽等介电材料组成；
以上述各步骤制作完成之画素布局结构(如图3至图4A所示)， 本发明之画素布局结构系位于一透明基板20上，其表面设有金属遮光层 24，其上再覆盖有第一绝缘层26，第一绝缘层26上设有由第二金属层组成 之画素资料线32，及在画素资料线32 二侧且位于第一绝缘层26上则设有 虚设非晶矽层30，其上方设有一第二绝缘层36，最上方则设有一透明导电 电极层40。当画素资料线32重叠有非晶矽残留42时，请参考第4B图所 示，在画素资料线32与第一绝缘层26之间存在有一层非晶矽残留42,除 了本身之异常的非晶矽残留42之面积外，又与本发明新增设之虚设非晶矽 层30的面积相互连接，可以增加非晶矽残留42的有效总面积与画素透明导 电电极层40之间的电容耦合效应，使缺陷画素充电后的保持电压，因产生 较大的电容耦合效应导致缺陷画素形成更大压降，使其可更有效的降低缺陷 画素保持电压，以藉此改善并有效提高阵列自动测试机检出非晶矽残留之画 素缺陷的能力；另外，虚设多晶矽层可依据实际需求与布局设计，而有一条或二条 之设计，当虚设非晶矽层具有二条时，系分别位于画素资料线二侧，且每一 虚设非晶矽层下方对应设有金属遮光层；当虚设非晶矽层只具有一条时，则 仅位于画素资料之一侧，此时亦可达到相同之功效。
再者，由第二金属层、第二绝缘层及透明导电电极层组成之电极结 构系可利用储存电容利用共同走线(Cs on Com)或是储存电容利用闸极走 线(Cs on Gate)电极结构制程；其中，电极结构为储存电容利用共同走线 (Cs on Com)结构时，此电极结构之布局设计又可分为金属层-绝缘层-氧 化铟锡(Mil)电极结构、金属层-绝缘层-半导体层(MIS)电极结构或金属 层-绝缘层-金属层(MIM)电极结构。
以下再针对储存电容利用共同走线(Cs on Com)电极结构和储存 电容利用闸极走线(Cs on Gate)电极结构各举一实施例来加以说明；
首先，(如图5A所示)步骤一，提供一透明基板44，例如玻璃基板； 然后于此透明基板44上成长形成一第一金属层，并经湿蚀刻或干饰刻形成 一画素扫描线(gate line) 46、 一电晶体之闸极及金属遮光层(metal shadow) 48;(如图5B所示)步骤二，利用化学气相沉积技术先沉积形成 一第一绝缘层50于第一金属层上；再沉积形成一非晶矽层于第一绝缘层50 上，并以湿蚀刻或干蚀刻形成薄膜电晶体之通道52及虚设非晶矽层54，且 此虚设非晶矽层54系对应位于上述金属遮光层48上方；(再如图5C所示)步骤三，成长形成一第二金属层于上述非晶矽层上，并经湿蚀刻或干蚀
刻形成一画素资料线56及电晶体之源极与汲极58;(继续参考图5D所 示)步骤四，再沉积形成一第二绝缘层60于上述第二金属层上，并以湿蚀 刻或干蚀刻形成数导通孔62，用以电性连接画素与储存电容；最后，(如 第图5E所示)步骤五，形成一透明导电电极层64于上述第二绝缘层60 上，使透明导电电极层64可经由导通孔62与汲极58相导通；完成后之完 整结构(如图5F所示)。
本发明运用储存电容利用闸极走线(Cs on Gate)电极结构制程制 作画素布局结构之步骤；首先，(如图6A所示)步骤一，提供一透明基板 66，例如玻璃基板；然后于此透明基板66上成长形成一第一金属层，并经 湿蚀刻或干饰刻形成一画素扫描线(gate line) 68、 一电晶体之闸极及金 属遮光层(metal shadow) 70;(如图6B所示)步骤二，利用化学气相沉 积技术先沉积形成一第一绝缘层72于第一金属层上；再沉积形成一非晶矽 层于第一绝缘层72上，并以湿蚀刻或干饰刻形成薄膜电晶体之通道74及虚 设非晶矽层76，且此虚设非晶矽层76系对应位于上述金属遮光层70上 方；(再如图6C所示)步骤三，成长形成一第二金属层于上述非晶矽层 上，并经湿蚀刻或干饰刻形成一画素资料线78及电晶体之源极与汲极80;
(继续参考图6D所示)步骤四，再沉积形成一第二绝缘层82于上述第二金 属层上，并以湿蚀刻或干饰刻形成导通孔84，用以电性连接画素与储存电 容；最后，(如图6E所示)步骤五，形成一透明导电电极层86于上述第二绝缘层82上，使透明导电电极层86可经由导通孔84与汲极80相导通；完 成后之完整结构(如图6F所示)。
接续比较现有技术与本发明二者之间的差异性；
(如图7A所示)，当画素存在非晶矽残留10时并重叠到资料线 12时，画素透明电极层14、绝缘层与非晶矽残留IO将形成电容耦合效应有 效面积Al或A2，此反向电容耦合效应将对画素储存电容电荷形成间接漏电 效应，而有机会形成画素缺陷，此画素因耦合效应所造成的漏电电压，系与 非晶矽残留10耦合区域面积Al或A2及资料线12提供之反向供应电压差成 正比；若此非晶矽残留10耦合区域Al或A2面积过小，反向电容耦合效应 也相对低，会使得阵列自动测试机台将无法有效检出；
(如图7B所示)，当画素存在非晶砂残留42并重叠到画素资料线 32时，非晶矽残留42有效区域面积将与本发明增设之虚设非晶矽层30区 域面积互相连接，此时画素透明导电电极层40、绝缘层与虚设非晶矽层30 以及非晶矽残留42互相连接区域面积，将形成大电容耦合效应Bl或B2， 此反向电容耦合效应将对画素储存电容电荷形成大间接漏电效应，并大于上 述现有技术中单独存在非晶矽残留面积所形成之电容耦合效应，使其可容易 被阵列自动测试机台检出，故可有效改善并提高阵列自动测试机台检出非晶 矽残留的画素缺陷能力。在现有薄膜电晶体线路配置制程中，原本配置于画素二侧的第一金 属层(金属遮光层)条状分布，仅系作为遮光、制程坡度控制或画素储存电
容作用；本发明系在金属层上方增设有虚设非晶矽层之设计，此虚设非晶矽 层仅在画素存在有非晶矽残留时，才会增加电容耦合面积之效应存在，在正 常画素无非晶矽残留之情况下，因无重叠到画素资料线而没有漏电途径的疑 虑，故其不影响正常化素作动。
综上所述，本发明系采用面板设计布局方式，增加虚设非晶矽层 (A-Si dummy layer)的设计，使其在现有的测试条件下，若画素存在有非 晶矽残留时，藉以提高其电容耦合效应及电子传导效应，进而检出形成画素 缺陷，故可有效提高阵列自动测试机检出发生非晶矽残留之画素缺陷，以提 高产品良率，并增加面板品质控管的稳定性；据此亦可降低后续组立段修补 之负载，避免面板因亮点而降等售出，进而增加营收，更可减少亮点退货之 问题。
以上所述之实施方式仅系为说明本发明之技术思想及特点，其目的 在使熟习此项技艺之人士能够了解本发明之内容并据以实施，当不能以之限 定本发明之权利要求范围，即大凡依本发明所揭示之精神所作之均等变化或 修饰，仍应涵盖在本发明之权利要求范围内。
权利要求
1.一种画素布局结构，其包括一透明基板、一第一金属层、一第一绝缘层、一非晶矽层、一第二金属层、一第二绝缘层及一透明导电电极层；其特征在于，该第一金属层系位于该透明基板上，以形成一画素扫描线、一电晶体之闸极及至少一金属遮光层；又，该第一绝缘层系位于该第一金属层上；再，该非晶矽层系位于该第一绝缘层上，以形成该电晶体之通道及至少一虚设非晶矽层，且该虚设非晶矽层位于该金属遮光层上方；又，该第二金属层系位于该非晶矽层上，以形成一画素资料线及该电晶体之源极与汲极；再，该第二绝缘层系位于该第二金属层上，并具有数导通孔；又该透明导电电极层系位于该第二绝缘层上，并经该导通孔与该汲极相导通。
2. 根据权利要求1所述之画素布局结构，其中，该透明基板系为玻璃基板。
3. 根据权利要求1所述之画素布局结构，其中，该电晶体系为薄膜电晶体。
4. 根据权利要求1所述之画素布局结构，其中，该虚设非晶矽层更具有 二条，分别位于该画素资料线二侧之该第一绝缘层上，且每一该虚设非晶矽 层下方对应设有该金属遮光层。
5. 根据权利要求l所述之画素布局结构，其中，在该画素资料线上重叠 有非晶矽残留时，该非晶矽残留会与该虚设非晶矽层连接而产生较大之电容 耦合效应，以供阵列自动测试机检出。
6. 根据权利要求1所述之画素布局结构，其中，该第一绝缘层系由氧化 矽或氮化矽等介电材料组成。
7. 根据权利要求l所述之画素布局结构，其中，该第二绝缘层系由氧化 矽或氮化矽等介电材料组成。
8. 根据权利要求1所述之画素布局结构，其中，该电晶体之驱动方式可 为储存电容利用共同走线(Cs on Com)方式或是储存电容利用闸极走线(Cs on Gate)方式。
9. 根据权利要求l所述之画素布局结构，其中，该第二金属层、该第二 绝缘层及该透明导电电极层组成之电极结构系为储存电容利用共同走线(Cs on Com)或储存电容利用闸极走线(Cs on Gate)电极结构。
10. 根据权利要求9所述之画素布局结构，其中，该电极结构为该储存 电容利用共同走线(CsonCom)时，该电极结构之布局设计可为金属层-绝 缘层-氧化铟锡(Mil)电极结构、金属层-绝缘层-半导体层(MIS)电极结 构或金属层-绝缘层-金属层(MIM)电极结构。
11. 一种画素布局结构之制造方法，其特征在于，其包括下列步骤提供一透明基板；形成一第一金属层于该透明基板上，并蚀刻形成一画素扫描线、 一电晶 体之闸极及至少一金属遮光层；形成一第一绝缘层于该第一金属层上；形成一非晶矽层于该第一绝缘层上，并蚀刻形成该电晶体之通道及至少 一虚设非晶矽层，且该虚设非晶矽层位于该金属遮光层上方；形成一第二金属层于该非晶矽层上，并蚀刻形成一画素资料线及该电晶 体之源极与汲极；形成一第二绝缘层于该第二金属层上，并蚀刻形成数导通孔；以及 形成一透明导电电极层于该第二绝缘层上，并经该导通孔与该汲极相导通。
12. 根据权利要求11所述之画素布局结构之制造方法，其中，该透明基 板系为玻璃基板。
13. 根据权利要求11所述之画素布局结构之制造方法，其中，该电晶体 系为薄膜电晶体。
14. 根据权利要求11所述之画素布局结构之制造方法，其中，该虛设非 晶矽层更具有二条，分别位于该画素资料线二侧之该第一绝缘层上，且每一 该虚设非晶矽层下方对应设有该金属遮光层。
15. 根据权利要求11所述之画素布局结构之制造方法，其中，该第一绝 缘层系由氧化矽或氮化矽等介电材料组成。
16. 根据权利要求11所述之画素布局结构之制造方法，其中，该第二绝 缘层系由氧化矽或氮化矽等介电材料组成。
17. 根据权利要求11所述之画素布局结构之制造方法，其中，该蚀刻之 方式系为湿蚀刻或干蚀刻。
18. 根据权利要求ll所述之画素布局结构之制造方法，其中，该第二金 属层、该第二绝缘层及该透明导电电极层组成之电极结构系为利用储存电容 利用共同走线(CsonCom)或储存电容利用闸极走线(CsonGate)电极结构制程。
19. 根据权利要求18所述之画素布局结构之制造方法，其中，该电极结 构为该储存电容利用共同走线(Cs on Com)制程时，该电极结构之布局设 计可为金属层-绝缘层-氧化铟锡(Mil)电极结构制程、金属层-绝缘层-半导 体层(MIS)电极结构制程或金属层-绝缘层-金属层(MIM)电极结构制 程。
全文摘要
本发明公开了一种画素布局结构及其制造方法，在每一画素资料线之一侧或二侧设有虚设非晶矽层(A-Si dummy layer)之结构；本发明即利用此虚设非晶矽层的设计，使其在现有的测试条件下(利用现有之阵列自动测试机台进行测试)，若画素存在有非晶矽残留时，藉以提高其电容耦合效应及电子传导效应，进而检出形成画素缺陷；因此，本发明确实可有效提高阵列自动测试机检出发生非晶矽残留之画素缺陷的能力。
文档编号G02F1/1362GK101566766SQ200810027628
公开日2009年10月28日 申请日期2008年4月23日 优先权日2008年4月23日
发明者张龙泉, 林威全 申请人:深超光电(深圳)有限公司