专利名称：虚设图案以及形成虚设图案的方法
技术领域：
本发明涉及一种虚设图案以及形成虚设图案的方法，尤指一种用于平坦化工艺的虚设图案以及形成虚设图案的方法。
背景技术：
随着半导体工艺的进步，集成电路中各元件以及连接各元件的配线的尺寸不断缩小，而为了形成具有高精确度的细小图案，基底表面的平坦性要求也随之提升。已知技术中，常以化学机械抛光(chemical mechanical polishing,以下简称为CMP)工艺作为主要的平坦化工艺，而化学机械抛光(CMP)工艺的研磨结果，对后续形成的图案影响甚巨。详细地说，在进行化学机械抛光(CMP)工艺时，低图案密度区域的研磨速率高于高图案密度区域的研磨速率。因此，图案密度不同的区域在化学机械抛光(CMP)工艺后获得不同的厚度，亦即获得不平坦的表面。除厚度不同之外，不平坦的基底表面更导致后续形成的图案尺寸误差与关键尺寸的均勻性(critical dimension uniformity,Q)U)不良等严重的问题。而 图案密度不同对于半导体工艺的影响，更不限于化学机械抛光(CMP)工艺中。如本领域一般技术人员所知，图案密度的不同亦有可能在图案化工艺(例如蚀刻工艺中)造成蚀刻过度或蚀刻不完全等负面影响。为了解决上述问题，已知技术已发展出在低图案密度区域中乱数设置虚设图案的方法。通过增加虚设图案，可在基底上得到较为平均的图案密度，并由此改善化学机械抛光(CMP)工艺的均匀度与平坦化效果，以及蚀刻工艺的蚀刻结果。然而，已知技术中在低图案密度区域中设置的虚设图案，为呈阵列(array)排列，且具有相同大小与相同形状的图案。虽然虚设图案可改善低图案密度区域与高图案密度区域的密度差异，但随着集成电路设计的复杂化，晶片上分布着更多具有不同图案密度的区域，使得虚设图案对于图案密度差异的改善效果有限，甚至使得虚设图案对于图案密度差异的改善效果下降。此外，已知的虚设图案尚具有对于基底上不同图案密度区域之间产生的应力抵抗不足、拉长光学邻近效应修正(optical proximity correction, 0PC)等缺点。因此，半导体工艺中仍需要一种新的虚设图案以及形成虚设图案的方法。
发明内容
因此，本发明的目的是在于提供一种可改善工艺均匀度结果的虚设图案以及形成虚设图案的方法。根据本发明所提供的权利要求，提供一种形成虚设图案的方法，该方法首先提供布局区域，该布局区域内包括布局图案，且该布局图案具有第一密度。接下来于该布局图案中插入多个第一虚设图案，这些第一虚设图案具有第二密度，且该第二密度对应于该第一密度。随后，分割该布局区域以定义多个子区域，这些子区域分别具有第三密度。待获得该第三密度后，根据该第三密度与该第二密度的差异调整这些第一虚设图案的大小。最后，将该布局图案与这些第一虚设图案输出至光掩模上。
根据本发明所提供的权利要求，另提供一种具有虚设图案的半导体布局。该半导体布局包括有元件布局图案、多个四边形第一虚设图案、以及多个四边形第二虚设图案。这些第一虚设图案分别具有第一尺寸；而这些四边形第二虚设图案分别具有不同(varied)的第二尺寸。根据本发明所提供的虚设图案与形成虚设图案的方法，可根据该布局图案的该第一密度形成具有该第二密度的该第一虚设图案，以第一步均化高低图案密度的差异。接下来采用分区检视的概念，还分割布局区域以定义出这些子区域，并在获得这些子区域的该第三密度之后，根据各子区域的该第三密度与该第二密度的差异分别调整各子区域内的该第一虚设图案的大小，以更精确地调整每一子区域的图案密度。换句话说，通过进一步调整每一子区域内的该第一虚设图案的大小，可智慧地将原本具有不同图案密度的子区域分别调整至具有大体上相同的图案密度。因此，调整该第一虚设图案的大小后，各子区域的图案密度可均匀化，更有利于化学机械抛光(CMP)工艺的进行，并可改善化学机械抛光(CMP)工艺的平坦化结果。
图I为本发明所提供的形成虚设图案的方法的第一与第二优选实施例的流程图。图2至图8为本发明所提供的形成虚设图案的方法的第一与第二优选实施例的示意图，其中，图5为图4的部分放大示意图，图6与图8分别为本优选实施例所提供的变化型的简示图。图9与图10为本发明所提供的第三优选实施例的示意图。附图标记说明10 22步骤100布局区域110元件布局图案120第一虚设图案 120a 复合条状结构130第二虚设图案 140第三虚设图案142、144 对角线150介层洞虚设图案1001,1002,1003. . . IOOn 子区域b2> b3> C1^ C2I1-, I2-. 13 长度WpW2W3 览度b4、C3 偏移距离
具体实施例方式请参阅图I至图8，其中图I为本发明所提供的形成虚设图案的方法的第一优选实施例的流程图，图2至图8为本发明所提供的形成虚设图案的方法的第一优选实施例的示意图，图5则为图4的部分放大示意图。如图I与图2所示，本优选实施例首先进行步骤10 :提供布局区域，该布局区域内形成元件布局图案。本领域一般技术人员应知，在制作集成电路时，是将电路设计工程师所提供的原始电路布局图案形成于光掩模上，再经由光刻暨蚀刻工艺将光掩模上的图案转移至目标膜层上，方能制造出符合电路设计功能的晶片产品。在本优选实施例中，用以于目标膜层形成布局图案的光掩模所包括的区域，即为本优选实施例所提供的布局区域100，而图2中即绘示了部分布局区域100。本优选实施例中所提供的元件布局图案110即可包括电路设计工程师或所提供的原始电路元件布局图案，例如内连线布局图案或电路布局图案，但不限于此。且此原始电路布局图案不仅可包括有效电路图案，亦可包括电路设计工程师预先设计的虚设图案(图未示)。接下来，请再参阅图I、图2与图5 :步骤12 :于该元件布局图案内插入多个第一虚设图案。根据步骤12，是于元件布局图案110内插入多个第一虚设图案120。值得注意的是，第一虚设图案120为条状(bar-like)的虚设图案，且第一虚设图案120如图2所示，可设置于元件布局图案110之间，亦可以不连续的方式排列设置于元件布局图案110的外围。此外，本优选实施例可根据第一虚设图案120与元件布局图案110的关系，调整条状第一虚设图案120的长度。换句话说，第一虚设图案120包括第一尺寸，且第一尺寸可依其本身设置位置与元件布局图案110的关系而不同。另外如图5所示，第一虚设图案120与元 件布局图案110具有间距S1,在本优选实施例中，间距S1可为0. 2微米(micrometer, u m),但不限于此。值得注意的是，间距可以是元件布局图案110当层布局规范的最小间距，而间距B1最大可为约2 iim。另外，第一虚设图案120可如图2所示包括单一条状(singlebar-like)图案，但因应双重图案化技术(double patterning technology, DPT)的需求，第一虚设图案120亦可包括多条状(multiple bar-like)图案。本领域一般技术人员应知，在目标膜层上形成布局图案时，疏离图案区域(isoregion)与密集图案区域(dense region)接壤处，常因两区域图案密度的差异造成密集图案区域在工艺中承受较大的应力(stress),甚至造成严重的图案变形(patterndistortion)等问题。因此，本优选实施例于各元件布局图案110的外围设置大体上包围元件布局图案110的第一虚设图案120，用以保护(shield)元件布局图案110，避免元件布局图案110受到应力的影响,更可避免图案变形。此外亦可参阅图8，图8为本优选实施例所提供的变化型的简示图。在此简示图中，为清楚披露第一虚设图案120与元件布局图案110的关系，故仅绘示出第一虚设图案120与元件布局图案110，但本领域一般技术人员可根据后续说明清楚了解图8中亦可包括其他虚设图案。如图8所示，本变化型所披露的第一虚设图案120可包括封闭图形，且该封闭图形完全包围某一区域中的元件布局图案110。此外亦如图8所示，第一虚设图案120可为单一条状结构，亦可根据工艺需要或产品需求包括复合条状结构120a。接下来，请参阅图I、图3与图5 步骤14 :于该元件布局图案内插入多个第二虚设图案，该元件布局图案、该多个第一虚设图案与该多个第二虚设图案具有第一密度。根据步骤14，接下来于元件布局图案110内插入多个第二虚设图案130，第二虚设图案130如图3与图5所示，呈阵列分布于布局区域100内。与元件布局图案110最接近的第二虚设图案130与元件布局图案110具有间距Id1，与元件布局图案110最遥远的第二虚设图案130则与元件布局图案110具有间距1^2，而各第二虚设图案130彼此间的则具有间距b3。在本优选实施例中，间距Id1为大于等于0. 6 m，间距b2则可为2. 6 m，而间距b3则介于90 210纳米(nanometer, nm)。间距Id1与间距b2亦可依实际工艺及产品需要调整故不限于此；而第二虚设图案130彼此间的间距^是以不进行光学邻近效应修正(OPC)为前提。第二虚设图案130为四边形(rectangular)的虚设图案，且优选为正方形的虚设图案。如图5所示，第二虚设图案130的长度I1与宽度W1皆介于240 360nm。值得注意的是，第二虚设图案130的形状、大小皆相同，也就是说各第二虚设图案130包括相同的第二尺寸。且各第二虚设图案130彼此之间在X方向与Y方向上皆具有偏移(offset)距离b4，在本优选实施例中，偏移距离b4为介于0 300nm，但亦不限于此。另外值得注意的是，上述元件布局图案110、第一虚设图案120与第二虚设图案130可视为布局图案，而此布局图案包括第一密度X。本领域一般技术人员应知，在目标膜层上形成布局图案后，尤其是形成欲填入金属层的沟槽图案后，进行填充工艺时，是利用金属材料填入沟槽，此时疏离图案区域以及密集图案区域边缘的填洞速度常低于密集图案区域的填洞速度。所以在填充工艺之后，疏离图案区域或密集图案区域的边缘常可观察到沟槽未填满的缺陷。因此，本优选实施例是于各元件布局图案110的外围设置第二虚设图案130，制造出密集图案的环境，增加疏离图案区域与密集图案区域边缘的图案密度，以提升这些区域的填洞速度，并改善填充工艺的填充结果。接下来，请参阅图I、图4与图5: 步骤16 :插入多个第三虚设图案，该第三虚设图案具有第二密度。根据步骤16，接下来于布局图案(包括元件布局图案110、第一虚设图案120与第二虚设图案130)内插入多个第三虚设图案140。第三虚设图案140如图4与图5所示，呈阵列分布于布局区域100内，且与元件布局图案110最接近的第三虚设图案140与元件布局图案110具有间距C1，在本优选实施例中，间距C1大于m，但间距C1亦可依实际工艺及产品需要调整，而不限于此。第三虚设图案140为四边形的虚设图案，且优选为正方形的虚设图案。如图5所示，第三虚设图案140的长度I2与宽度W2皆介于460 740nm。此外，各第三虚设图案140彼此间的间距C2介于160 440nm，且各第三虚设图案140彼此之间在X方向与Y方向上皆具有偏移距离C3,在本优选实施例中,偏移距离C3介于0 600nm,但亦不限于此。如图4与图5所示，第一虚设图案120与第二虚设图案130皆设置于第三虚设图案140与元件布局图案110之间；而第一虚设图案120又设置于第二虚设图案130与元件布局图案110之间。值得注意的是，在设置第三虚设图案140时，第三虚设图案140具有第二密度Y，且第二密度Y对应于前述第一密度X。如前所述，在本优选实施例中，第一密度X为元件布局图案110、第一虚设图案120与第三虚设图案130的密度，因此在设置第三虚设图案140时，可根据下列的表格一所列示的第一密度X的级距获得不同的第二密度Y 表格一
权利要求
1.一种形成虚设图案的方法，包括 提供布局区域，该布局区域内包括布局图案，且该布局图案具有第一密度； 于该布局图案中插入多个第一虚设图案，该多个第一虚设图案具有第二密度，且该第二密度对应于该第一密度； 分割该布局区域以定义多个子区域，该多个子区域分别具有第三密度； 根据该第三密度与该第二密度的差异调整该多个第一虚设图案的大小；以及 输出该布局图案与该多个第一虚设图案至光掩模上。
2.如权利要求I所述的形成虚设图案的方法，其中该布局图案包括至少一元件布局图案、多个第二虚设图案与多个第三虚设图案。
3.如权利要求2所述的形成虚设图案的方法，其中该元件布局图案包括内连线布局图案或电路布局图案。
4.如权利要求2所述的形成虚设图案的方法，其中该多个第二虚设图案与该多个第三虚设图案于形成该多个第一虚设图案之前依序插入该元件布局图案中。
5.如权利要求2所述的形成虚设图案的方法，其中该多个第二虚设图案包括条状虚设图案，该多个第三虚设图案包括四边形虚设图案。
6.如权利要求2所述的形成虚设图案的方法，其中该多个第二虚设图案包括不同的尺寸，该多个第三虚设图案包括相同的尺寸。
7.如权利要求6所述的形成虚设图案的方法，其中该多个第三虚设图案小于该多个第一虚设图案。
8.如权利要求I所述的形成虚设图案的方法，其中该多个子区域彼此重叠。
9.如权利要求I所述的形成虚设图案的方法，还包括重复进行分割该布局区域以定义出该多个分别具有该第三密度的子区域，以及根据该第三密度与该第二密度的差异调整该多个第一虚设图案大小。
10.如权利要求9所述的形成虚设图案的方法，其中重复进行分割该布局区域以定义出该多个子区域的步骤中，各次定义出的该子区域具有不同的大小。
11.一种具有虚设图案的半导体布局图案，包括 元件布局图案； 多个四边形第一虚设图案，该多个第一虚设图案分别具有第一尺寸；以及 多个四边形第二虚设图案，其中该多个第二虚设图案分别具有不同的第二尺寸。
12.如权利要求11所述的半导体布局，其中该多个元件布局图案包括内连线布局图案或电路布局图案。
13.如权利要求11所述的半导体布局，其中该第一虚设图案设置于该多个第二虚设图案与该元件布局图案之间。
14.如权利要求11所述的半导体布局，其中该第一尺寸彼此相同，且小于该第二尺寸。
15.如权利要求11所述的半导体布局，还包括多个条状第三虚设图案。
16.如权利要求15所述的半导体布局，其中该多个第三虚设图案分别具有不同的第三尺寸。
17.如权利要求15所述的半导体布局，其中该第三虚设图案设置于该第一虚设图案与该元件布局图案之间。
18.如权利要求15所述的半导体布局，其中该第三虚设图案设置于该元件布局图案之间。
19.如权利要求15所述的半导体布局，其中该第三虚设图案包围该元件布局图案。
20.如权利要求19所述的半导体布局，其中该第三虚设图案包括封闭图形。
全文摘要
本发明公开一种虚设图案以及形成虚设图案的方法，该方法首先提供布局区域，该布局区域内包括布局图案，且该布局图案具有第一密度。随后于该布局图案中插入多个第一虚设图案，这些第一虚设图案具有第二密度，且该第二密度对应于该第一密度。接下来分割该布局区域以定义多个子区域，这些子区域分别具有第三密度，根据该第三密度与该第二密度的差异调整这些第一虚设图案的大小，以及将该布局图案与该第一虚设图案输出至光掩模上。
文档编号G03F1/38GK102799060SQ20111013764
公开日2012年11月28日 申请日期2011年5月26日 优先权日2011年5月26日
发明者蔡振华, 陈建诚, 蔡锦岳, 范耀仁, 陈科宏, 杨祥 申请人:联华电子股份有限公司