碳化硅基板和碳化硅基板的制造方法与流程

本发明涉及碳化硅基板和碳化硅基板的制造方法。

背景技术：

由于碳化硅的介电强度高，因此碳化硅作为代替硅的新一代功率半导体装置用材料而受到了关注。naokikaji及另外3人在日本应用物理杂志(japanesejournalofappliedphysics)52，2013，070204(非专利文献1)上的“具有改善的结终端扩展结构和较高的载流子寿命的超高电压sicpin二极管(ultrahigh-voltagesicpindiodeswithanimprovedjunctionterminationextensionstructureandenhancedcarrierlifetime)”中公开了外延层厚度为186μm且击穿电压超过17kv的pin二极管。

现有技术文献

非专利文献

非专利文献1：naokikaji及另外3人，“具有改善的结终端扩展结构和较高的载流子寿命的超高电压sicpin二极管(ultrahigh-voltagesicpindiodeswithanimprovedjunctionterminationextensionstructureandenhancedcarrierlifetime)”，日本应用物理杂志52，2013，070204

技术实现要素：

技术问题

然而，在碳化硅外延层于碳化硅单晶基板上的台阶流动生长期间，因为碳化硅单晶基板的周缘端部没有并且不能传递堆垛信息(積層情報)，所以堆垛层错易于从周缘端部向基板的中央部延伸。因为堆垛层错造成器件失效，所以碳化硅外延层的已经形成堆垛层错的区域不能用于器件形成。碳化硅外延层的已经形成堆垛层错的区域的增加导致碳化硅外延层的能用于器件形成的区域(以下也称为器件形成区域)减少。

本发明的一种实施方式的目的是提供能够有效确保器件形成区域的碳化硅基板和碳化硅基板的制造方法。

技术方案

本发明的一种实施方式的碳化硅基板的制造方法包括以下步骤。准备碳化硅单晶基板，所述碳化硅单晶基板具有相对于{0001}面有偏角的第一主面、和与所述第一主面连续地设置的第一周缘端部。在所述第一主面上形成碳化硅外延层。所述碳化硅外延层具有与所述第一主面接触的第二主面、在所述第二主面相反侧的第三主面、及与所述第二主面和所述第三主面各自连续地设置的第二周缘端部。除去包括所述第一周缘端部和所述第二周缘端部的周缘区域。所述碳化硅外延层在垂直于所述第三主面的方向上具有50μm以上的厚度。

本发明的一种实施方式的碳化硅基板包括碳化硅单晶基板和碳化硅外延层。碳化硅单晶基板具有第一主面。碳化硅外延层设置在第一主面上。碳化硅外延层具有与第一主面接触的第二主面、在第二主面相反侧的第三主面、及与第二主面和第三主面各自连续地设置的周缘端部。碳化硅外延层在垂直于第三主面的方向上具有50μm以上的厚度。在周缘端部与第三主面之间的边界处没有形成堆垛层错。

发明的效果

根据本发明的一种实施方式，能够提供能够有效确保器件形成区域的碳化硅基板和碳化硅基板的制造方法。

附图说明

图1是显示本发明的一种实施方式的碳化硅基板的构造的示意剖视图。

图2是显示本发明的一种实施方式的第一变体例的碳化硅基板的构造的示意剖视图。

图3是显示本发明的一种实施方式的第二变体例的碳化硅基板的构造的示意剖视图。

图4是示意性显示本发明的一种实施方式的碳化硅基板的制造方法的流程图。

图5是显示本发明的一种实施方式的碳化硅基板的制造方法的第一步骤的示意俯视图。

图6是显示本发明的一种实施方式的碳化硅基板的制造方法的第一步骤的示意剖视图。

图7是显示本发明的一种实施方式的碳化硅基板的制造方法的第二步骤的示意俯视图。

图8是沿着图7中的viii-viii线以箭头方向取的示意剖视图。

图9是沿着图7中的ix-ix线以箭头方向取的示意剖视图。

图10是显示本发明的一种实施方式的碳化硅基板的制造方法的第三步骤的示意俯视图。

图11是显示本发明的一种实施方式的碳化硅基板的制造方法的第三步骤的示意剖视图。

图12是显示堆垛层错的宽度l与碳化硅外延层的厚度之间的关系的图。

图13是显示本发明的一种实施方式的碳化硅基板的制造方法的第四步骤的示意剖视图。

图14是显示本发明的一种实施方式的碳化硅基板的制造方法的第三步骤的变体例的示意剖视图。

具体实施方式

[本发明的实施方式的说明]

首先，将列举并说明本发明的实施方式。

(1)本发明的一种实施方式的碳化硅基板10的制造方法包括以下步骤。准备碳化硅单晶基板11，所述碳化硅单晶基板11具有相对于{0001}面有偏角的第一主面11a、和与第一主面11a连续地设置的第一周缘端部11c2。在第一主面11a上形成碳化硅外延层12。碳化硅外延层12具有与第一主面11a接触的第二主面12b、在第二主面12b相反侧的第三主面12a2、及与第二主面12b和第三主面12a2各自连续地设置的第二周缘端部12c2。除去包括第一周缘端部11c2和第二周缘端部12c2的周缘区域c。碳化硅外延层12在垂直于第三主面12a2的方向上具有50μm以上的厚度。

根据上述(1)的碳化硅基板10的制造方法，能够除去在形成碳化硅外延层12的步骤中在周缘区域c中形成的堆垛层错。由此，能有效确保器件形成区域。根据上述(1)的碳化硅基板10的制造方法，碳化硅外延层12具有50μm以上的厚度。由此，在包含厚度为50μm以上的厚碳化硅外延层12的碳化硅基板10中能有效确保器件形成区域。

(2)在根据上述(1)的碳化硅基板10的制造方法中，在除去周缘区域c的步骤后，可以对第三主面12a2进行化学机械抛光。在除去周缘区域c的步骤中，可能损伤碳化硅外延层12，由此造成在碳化硅外延层12的第三主面12a2上发生台阶聚并等而使第三主面12a2变粗糙。通过对第三主面12a2进行化学机械抛光，能够降低第三主面12a2的粗糙度。

(3)在根据上述(1)或(2)的碳化硅基板10的制造方法中，在准备碳化硅单晶基板11的步骤中，可以考虑在平行于第一主面11a的方向上的周缘区域c的宽度而决定第一主面11a的最大直径。由此，能使用最佳尺寸的碳化硅单晶基板11制造期望尺寸的碳化硅基板10。

(4)在根据上述(3)的碳化硅基板10的制造方法中，设第一主面11a的偏角为θ°并且碳化硅外延层12的厚度为tμm时，宽度w1可以为t/tan(θ)μm以上且(t/tan(θ))μm+10mm以下。通过基于第一主面11a的偏角和碳化硅外延层12的厚度计算堆垛层错的宽度，能够在使周缘区域c的除去量最小化的同时确保大的器件形成区域。

(5)在根据上述(1)至(4)中任一项的碳化硅基板10的制造方法中，在除去周缘区域c的步骤后，第三主面12a1的最大直径为100mm以上。由此，能够确保100mm以上的器件形成区域。

(6)在根据上述(1)至(5)中任一项的碳化硅基板10的制造方法中，碳化硅外延层12可以包含能够提供p型和n型之一的杂质。杂质可以具有1×10¹³cm^-3以上且1×10¹⁶cm^-3以下的浓度。由此，能制造具有高击穿电压的碳化硅半导体装置。

(7)在根据上述(1)至(6)中任一项的碳化硅基板10的制造方法中，在形成碳化硅外延层12的步骤中，可以在周缘区域c中形成堆垛层错2。在除去周缘区域c的步骤中，可以将堆垛层错2除去。由此，能确保器件形成区域。

(8)在根据上述(1)至(7)中任一项的碳化硅基板10的制造方法中，在形成碳化硅外延层12的步骤中，可以在周缘区域c中形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5。在除去周缘区域c的步骤中，可以将碳化硅晶体5除去。比中央区域的散热性高的碳化硅外延层12的周缘区域c易于具有较低的温度。因此，在周缘区域c中，易于形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5。具有不同多型的碳化硅晶体5可能造成粉粒的产生。通过除去具有不同多型的碳化硅晶体5能抑制粉粒的产生。

(9)本发明的一种实施方式的碳化硅基板10包括碳化硅单晶基板11和碳化硅外延层12。碳化硅单晶基板11具有第一主面11a。碳化硅外延层12设置在第一主面11a上。碳化硅外延层12具有与第一主面11a接触的第二主面12b、在第二主面12b相反侧的第三主面12a1、及与第二主面12b和第三主面12a1各自连续地设置的周缘端部12c1。碳化硅外延层12在垂直于第三主面12a1的方向上具有50μm以上的厚度t1。在周缘端部12c1与第三主面12a1之间的边界12d1处没有形成堆垛层错。

根据上述(9)的碳化硅基板10，在周缘端部12c1与第三主面12a1之间的边界12d1处没有形成堆垛层错。由此，能有效确保器件形成区域。根据上述(9)的碳化硅基板10，碳化硅外延层12具有50μm以上的厚度。由此，在包含厚度为50μm以上的厚碳化硅外延层12的碳化硅基板10中能有效确保器件形成区域。

(10)在根据上述(9)的碳化硅基板10中，在周缘端部12c1处没有形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5。比中央区域的散热性高的碳化硅外延层12的周缘区域c易于具有较低的温度。因此，在周缘区域c中，易于形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5。具有不同多型的碳化硅晶体5可能造成粉粒的产生。根据实施方式的碳化硅基板10，在周缘端部12c1处没有形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5，使得能抑制粉粒的产生。

(11)在根据上述(9)或(10)的碳化硅基板10中，在碳化硅外延层中存在的z1/2中心的密度可以为5×10¹¹cm^-3以下。由此，能提高载流子寿命。

(12)在根据上述(9)至(11)中任一项的碳化硅基板10中，载流子寿命可以为1微秒以上。由此，能提高载流子寿命。因此，当使用这种碳化硅基板10制造双极型半导体装置时，能通过电导调制效应降低导通电阻。

(13)在根据上述(9)至(12)中任一项的碳化硅基板10中，第三主面12a1可以具有10nm以下的均方根粗糙度。由此，当制造mosfet或igbt时，栅氧化膜能够具有较高的可靠性。

(14)在根据上述(9)至(13)中任一项的碳化硅基板10中，碳化硅外延层12可以包含能够提供p型和n型之一的杂质。杂质可以具有1×10¹³cm^-3以上且1×10¹⁶cm^-3以下的浓度。由此，能制造具有高击穿电压的碳化硅半导体装置。

(15)在根据上述(9)至(14)中任一项的碳化硅基板10中，在碳化硅外延层12中存在的基面位错4的密度可以为10cm^-3以下。在使用这种碳化硅基板10制造的双极型器件的使用期间，可能由于基面位错4而出现堆垛层错，造成正向电流特性的劣化。通过将在碳化硅外延层12中存在的基面位错4的密度设定为10cm^-3以下，能抑制双极型器件的正向电流特性的劣化。

[本发明的实施方式的详情]

下面将基于附图对本发明的实施方式进行说明。需要说明的是，以下附图中相同或相应的部分由同样的参考符号标明，并且不重复对其的说明。关于本说明书中的晶体学表示，个别取向由[]表示，集合取向由<>表示，个别平面由()表示，集合平面由{}表示。此外，负晶体学指数通常通过将“-”(棒)放在数字上方来表示，但在本说明书中通过将负号放在数字之前来表示。

首先，对实施方式的碳化硅基板10的构造进行说明。

如图1所示，实施方式的碳化硅基板10主要具有碳化硅单晶基板11和碳化硅外延层12。碳化硅单晶基板11和碳化硅外延层12由例如具有4h的多型的六方晶系碳化硅制成。碳化硅单晶基板11具有第一主面11a、在第一主面11a相反侧的第四主面11b、及与第一主面11a和第四主面11b各自连续地设置的周缘端部11c1。在第一主面11a上设置有碳化硅外延层12。碳化硅外延层12具有与第一主面11a接触的第二主面12b、在第二主面12b相反侧的第三主面12a1、及与第二主面12b和第三主面12a1各自连续地设置的周缘端部12c1。碳化硅外延层12的周缘端部12c1可以沿着碳化硅单晶基板11的周缘端部11c1设置。

碳化硅外延层12在垂直于第三主面12a1的方向上具有50μm以上的厚度t1。厚度t1优选为100μm以上，更优选为150μm以上，进一步优选为200μm以上，尤其优选为300μm以上。第三主面12a1具有例如10nm以下的均方根粗糙度(rq(rms))，并优选为5nm以下。第三主面12a1的均方根粗糙度例如能够用afm(原子力显微镜)进行测定。

在碳化硅外延层12中可以存在多个z1/2中心3。z1/2中心3是由碳空位造成的点缺陷。各个z1/2中心3具有-0.65ev的ec能级(导带底能量(伝導帯の底のエネルギー))。在碳化硅外延层12中存在的z1/2中心3的密度例如为5×10¹¹cm^-3以下，优选为2×10¹¹cm^-3以下。z1/2中心3的密度例如能够用dlts(深能级瞬态谱)法进行测定。需要说明的是，“z1/2中心3的密度为5×10¹¹cm^-3以下”是指z1/2中心3的密度的平均值为5×10¹¹cm^-3以下。例如，通过用dlts测定碳化硅外延层12中的十个任意区域、然后求出所述十个区域中的z1/2中心3的密度的平均值而计算z1/2中心3的密度。

在碳化硅外延层12中可以存在多个基面位错4。基面位错4是在{0001}面内延伸的位错。在碳化硅外延层12中存在的基面位错4的密度可以为10cm^-3以下。基面位错4的密度例如能够用光致发光法进行测定。碳化硅单晶基板11中可以包含基面位错4。基面位错4可以从碳化硅单晶基板11延伸至碳化硅外延层12。

碳化硅外延层12可以包含能够提供p型和n型之一的杂质。能够提供p型的杂质例如为铝或硼。能够提供n型的杂质例如为氮或磷。该杂质具有例如1×10¹³cm^-3以上且1×10¹⁶cm^-3以下的浓度。例如，为了实现具有6.5kv的击穿电压的功率半导体，碳化硅外延层12具有约50μm以上且约60μm以下的厚度，并包含浓度约5×10¹⁴cm^-3以上且约3×10¹⁵cm^-3以下的氮。例如，为了实现具有10kv的击穿电压的功率半导体，碳化硅外延层12具有约80μm以上且约120μm以下的厚度，并包含浓度约1×10¹⁴cm^-3以上且约1×10¹⁵cm^-3以下的氮。例如，为了实现具有30kv的击穿电压的功率半导体，碳化硅外延层12具有约300μm的厚度，并包含浓度约5×10¹³cm^-3以上且约5×10¹⁴cm^-3以下的氮。碳化硅外延层12可以包含浓度为5×10¹³cm^-3以上且1×10¹⁵cm^-3以下、或1×10¹⁴cm^-3以上且7×10¹⁴cm^-3以下的氮。

碳化硅单晶基板11可以包含能够提供p型和n型之一的杂质。优选地，在碳化硅单晶基板11中包含的杂质的浓度高于在碳化硅外延层12中包含的杂质的浓度。碳化硅单晶基板11和碳化硅外延层12中包含的杂质的类型和浓度例如能够用sims(二次离子质谱法)进行测定。

载流子寿命优选为1微秒以上，更优选为1.5微秒以上。典型的载流子寿命例如为0.9微秒以下。例如，载流子寿命可以为25微秒以下。载流子寿命例如能够用μ-pcd(微波光电导衰减)法进行测定。根据μ-pcd法，通过向碳化硅外延层12施加脉冲光产生过剩载流子、并基于微波的反射率测量随着过剩载流子的复合而降低的电导率，求出载流子寿命。

优选地，在周缘端部12c1处没有形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体。例如，在形成碳化硅单晶基板11和碳化硅外延层12的碳化硅具有4h的多型的情况下，在周缘端部12c1处没有形成具有3c或6h的多型的碳化硅晶体。换而言之，形成碳化硅外延层12的周缘端部12c1的碳化硅的多型与形成第三主面12a1的碳化硅的多型相同。例如，在形成第三主面12a1的碳化硅具有4h的多型的情况下，形成周缘端部12c1的碳化硅也具有4h的多型。需要说明的是，多型的类型例如能够用拉曼光谱法进行鉴定。

如图1所示，在碳化硅外延层12的周缘端部12c1与第三主面12a1之间的边界12d1处没有形成堆垛层错。换而言之，在沿着垂直于第二主面12b的方向观察碳化硅外延层12时看到的碳化硅外延层12的最表面的端部12d1处没有形成堆垛层错。例如用光致发光法能判定堆垛层错是否形成。具体而言，通过将激发光的波长设定为313nm，并使用波长为390nm的带通滤波器拍摄图像，当出现由于堆垛层错引起的发光时判定已经形成堆垛层错，而当没有检测到由于堆垛层错引起的发光时判定没有形成堆垛层错。

如图2和图3所示，只要在周缘端部12c1与第三主面12a1之间的边界12d1处不形成堆垛层错2即可，而在碳化硅外延层12的内部可以形成堆垛层错2。如图2所示，堆垛层错2可以从周缘端部12c1延伸至第三主面12a1。换而言之，堆垛层错2可以在周缘端部12c1和第三主面12a1均露出。可以以使得堆垛层错2与边界12d1隔开的方式在碳化硅外延层12的内部形成堆垛层错2。如图3所示，堆垛层错2可以从第二主面12b延伸至第三主面12a1。换而言之，堆垛层错2可以在第二主面12b和第三主面12a1均露出。

接下来，对实施方式的碳化硅基板10的制造方法进行说明。

首先，进行准备碳化硅单晶基板的步骤(s10：图4)。例如，通过对碳化硅单晶锭进行切割准备碳化硅单晶基板11。碳化硅具有例如4h的多型。如图5和图6所示，碳化硅单晶基板11具有第一主面11a、与第一主面11a连续地设置的第一周缘端部11c2、和与第一周缘端部11c2连续地设置的第四主面11b。第四主面11b为在第一主面11a相反侧的面。第一主面11a为相对于{0001}面以偏角偏离的面。偏角例如为1°以上且8°以下。偏离方向例如为<11-20>方向。

如图5所示，在俯视图中(在沿着垂直于第一主面11a的方向看到的视野中)第一主面11a大致为圆形。碳化硅单晶基板11可以设置有取向平面(オリエンテーションフラット)of。取向平面of沿着例如<11-20>方向延伸。碳化硅单晶基板11包含能够提供n型的杂质如氮。在碳化硅单晶基板11的内部可以形成基面位错4。以这种方式，准备碳化硅单晶基板11，所述碳化硅单晶基板11具有相对于{0001}面有偏角的第一主面11a、与第一主面11a连续地设置的第一周缘端部11c2、和与第一周缘端部11c2连续地设置的第四主面11b(参见图6)。

接下来，进行形成碳化硅外延层的步骤(s20：图4)。通过例如cvd(化学气相沉积)法在碳化硅单晶基板11上外延生长碳化硅外延层12。对于外延生长，例如将硅烷(sih4)和丙烷(c3h8)用作原料气体，将氢气(h2)用作载气。在外延生长期间碳化硅单晶基板11的温度为约1400℃以上且约1700℃以下。以这种方式，在碳化硅单晶基板11的第一主面11a上形成碳化硅外延层12。碳化硅外延层12具有与碳化硅单晶基板11的第一主面11a接触的第二主面12b、在第二主面12b相反侧的第三主面12a2、及与第二主面12b和第三主面12a2各自连续地设置的第二周缘端部12c2(参见图8和图9)。

优选地，碳化硅外延层包含能够提供p型和n型之一的杂质。该杂质的浓度例如为1×10¹³cm^-3以上且1×10¹⁶cm^-3以下，优选为5×10¹³cm^-3以上且1×10¹⁵cm^-3以下，进一步优选为1×10¹⁴cm^-3以上且7×10¹⁴cm^-3以下。碳化硅外延层12在垂直于第三主面12a的方向上具有50μm以上的厚度t1。厚度t1的下限可以为100μm、150μm、200μm或300μm。厚度t1的上限可以为500μm。通过将上限设定为500μm，能够任意选择取决于击穿电压的最终膜厚度。在碳化硅外延层12中可以存在多个z1/2中心3。在碳化硅外延层12中存在的z1/2中心3的密度例如为5×10¹¹cm^-3以下。

如图7所示，在形成碳化硅外延层12的步骤中，在碳化硅外延层12的周缘区域中形成堆垛层错2。堆垛层错2在朝向偏离方向(图7中箭头的方向)的相反侧的碳化硅外延层12的第二周缘端部12c2附近形成，而在朝向偏离方向的第二周缘端部12c2附近几乎没有形成堆垛层错2。堆垛层错2沿着偏离方向从朝向偏离方向的相反侧的第二周缘端部12c2向碳化硅外延层12的中央延伸。在平行于第三主面12a2的方向上的各堆垛层错2的宽度可以在朝向偏离方向的方向上减小。

如图8所示，碳化硅外延层12接收从碳化硅单晶基板11的第一主面11a传递的堆垛信息，并发生碳化硅外延层12的台阶流动生长。形成第二周缘端部12c2的面为{0001}面。因为第一主面11a的端部11d2没有堆垛信息，所以堆垛层错2易于以端部11d2作为起点在第二周缘端部12c2上形成。也就是说，堆垛层错2易于在周缘区域中形成。堆垛层错2以从碳化硅单晶基板11的第一主面11a的端部11d2向碳化硅外延层12的第二周缘端部12c2与第三主面12a2之间的边界12d2延伸的方式形成。在图8中，角度θ为与第一主面11a的偏角相同的角度。

如图7所示，在形成碳化硅外延层12的步骤中，可以在周缘区域中形成具有与形成碳化硅外延层12的碳化硅的多型不同多型(不同类型的多型)的碳化硅晶体5。在形成碳化硅外延层12的碳化硅具有4h的多型的情况下，碳化硅晶体5具有例如3c或6h的多型。碳化硅单晶基板11的周缘区域易于具有低于碳化硅单晶基板11的其它部分的温度的温度，在碳化硅单晶基板11的周缘区域中易于形成具有不同类型的多型的碳化硅晶体5。与堆垛层错2不同，在朝向偏离方向的第二周缘端部12c2附近也形成碳化硅晶体5。

如图7和图8所示，碳化硅晶体5各自例如为粒状的块。例如，在沿着第二周缘端部12c2延伸的面与沿着第三主面12a2延伸的面相交的位置附近形成碳化硅晶体5。碳化硅晶体5可以在与第二周缘端部12c2和第三主面12a2接触的同时与第二主面12b隔开而形成。

接下来，进行除去周缘区域的步骤(s30：图4)。如图10和图11所示，除去包括第一周缘端部11c2和第二周缘端部12c2的周缘区域c。周缘区域c包括：包含第一周缘端部11c2的碳化硅单晶基板11的周缘区域、和包含第二周缘端部12c2的碳化硅外延层12的周缘区域。可以例如用线锯、激光加工或抛光进行周缘区域c的除去。优选地，在除去周缘区域c的步骤中，将已在周缘区域c中形成的堆垛层错2除去。优选地，在除去周缘区域c的步骤中，将已在周缘区域c中形成的碳化硅晶体5除去。由于周缘区域c的除去，碳化硅基板的端部现在是端部12d3而不是端部11d2。可以以使得在除去周缘区域c的步骤之后碳化硅基板在俯视图中大致为圆形的方式将碳化硅单晶基板11的整个周边和碳化硅外延层12的整个周边除去。可以以使得碳化硅基板设置有取向平面of的方式将周缘区域c除去。可以以使得碳化硅基板具有适合除去周缘区域c的步骤后的工序的形状的方式将周缘区域c除去。除去周缘区域的步骤可能对碳化硅外延层12造成加工损伤，导致在碳化硅外延层12的第三主面12a2上形成台阶聚并。

接下来，对决定要除去的周缘区域c的宽度w的方法进行说明。图12显示在平行于第一主面11a的方向上的堆垛层错2的宽度l(参见图11)与碳化硅外延层12的厚度之间的关系。在图12中，菱形、正方形、三角形和圆形分别表示第一主面11a的偏角为1°、2°、4°和8°。基于碳化硅外延层12的厚度和第一主面11a的偏角决定堆垛层错2的宽度l。如图12所示，堆垛层错2的宽度l随着碳化硅外延层12的厚度增加而增加。堆垛层错2的宽度l随着偏角减小而增加。第一主面11a的偏角例如为1°以上且8°以下。偏角越小，堆垛层错的宽度l越大，因此采用本实施方式的制造方法越有利。另一方面，偏角越大，要除去的周缘区域c的宽度越小。换句话说，从确保大的器件形成区域的观点考虑，偏角越大越好。

优选地，在准备碳化硅单晶基板的步骤中(s10：图4)，考虑在平行于第一主面11a的方向上的周缘区域c的宽度而决定第一主面11a的最大直径a2。具体而言，考虑碳化硅外延层12的厚度和第一主面11a的偏角计算堆垛层错2的宽度l。然后，可以以使得第一主面11a的最大直径a2比最终要求的碳化硅基板10的最大直径a1大堆垛层错2的宽度l的两倍的方式决定第一主面11a的最大直径a2。

设第一主面11a的偏角为θ°并且碳化硅外延层12的厚度为tμm时，要除去的周缘区域c的宽度w例如为t2/tan(θ)μm以上且(t/tan(θ))μm+10mm以下。优选地，宽度w为t/tan(θ)μm以上且(t/tan(θ))μm+5mm以下。优选地，在除去周缘区域c的步骤后，碳化硅外延层12的第三主面12a2的最大直径a1为100mm以上。最大直径a1可以为75mm以上、150mm以上、或200mm以上。在除去周缘区域c的步骤之前，碳化硅外延层12的第三主面12a2的最大直径a2例如可以为120mm。在除去周缘区域c的步骤后，碳化硅外延层12的第三主面12a2的最大直径a1例如可以为100mm。

接下来，可以进行对第三主面进行化学机械抛光的步骤(s40：图4)。例如，对碳化硅外延层12的第三主面12a2进行化学机械抛光(cmp)，以除去包含第三主面12a2的表面层12e。从而露出碳化硅外延层12的第三主面12a1。例如使用硅胶作为cmp的料浆。通过进行cmp，可以除去已在第三主面12a2上形成的台阶聚并。通过进行cmp，可以除去在碳化硅外延层12中包含的一部分z1/2中心3和一部分基面位错4。可以考虑沿着垂直于第三主面12a2的方向的表面层12e的厚度t3而决定碳化硅外延层12的厚度t2。从而完成图1中显示的碳化硅基板10。

需要说明的是，虽然在上述实施方式中将n型作为第一导电型且将p型作为第二导电型进行了说明，但是也可以将p型作为第一导电型且将n型作为第二导电型。

接下来，对除去周缘区域的步骤的变体例进行说明。

如图14所示，在形成碳化硅外延层的步骤后，可能在碳化硅外延层12的内部形成堆垛层错2。各堆垛层错2可以从与碳化硅单晶基板11的端部11d2隔开的第一主面11a上的位置延伸。在除去周缘区域的步骤(s30：图4)中，如果要除去的周缘区域c的宽度为宽度w2，则在除去周缘区域的步骤后，堆垛层错2在碳化硅外延层12的周缘端部12c1和第三主面12a1均露出(参见图2)。如果要除去的周缘区域c的宽度为宽度w3，则在除去周缘区域的步骤后，堆垛层错2在碳化硅外延层12的第二主面12b和第三主面12a1均露出。图2和图3中显示的碳化硅基板10可以通过如上所述除去周缘区域c来制造。

接下来，将对实施方式的碳化硅基板10及其制造方法的功能和效果进行说明。

根据实施方式的碳化硅基板10的制造方法，能够除去在形成碳化硅外延层12的步骤中在周缘区域c中形成的堆垛层错。由此，能有效确保器件形成区域。根据实施方式的碳化硅基板10的制造方法，碳化硅外延层12具有50μm以上的厚度。由此，在包含厚度为50μm以上的厚碳化硅外延层12的碳化硅基板10中能有效确保器件形成区域。

根据实施方式的碳化硅基板10的制造方法，在除去周缘区域c的步骤后，可以对第三主面12a2进行化学机械抛光。在除去周缘区域c的步骤中，可能损伤碳化硅外延层12，造成在碳化硅外延层12的第三主面12a2上发生台阶聚并等而使第三主面12a2变粗糙。通过对第三主面12a2进行化学机械抛光，能够降低第三主面12a2的粗糙度。

此外，根据实施方式的碳化硅基板10的制造方法，在准备碳化硅单晶基板11的步骤中，可以考虑在平行于第一主面11a的方向上的周缘区域c的宽度而决定第一主面11a的最大直径。由此，能使用最佳尺寸的碳化硅单晶基板11制造期望尺寸的碳化硅基板10。

此外，根据实施方式的碳化硅基板10的制造方法，设第一主面11a的偏角为θ°并且碳化硅外延层12的厚度为tμm时，宽度w1可以为t/tan(θ)μm以上且(t/tan(θ))μm+10mm以下。通过基于第一主面11a的偏角和碳化硅外延层12的厚度计算堆垛层错的宽度，能够在使周缘区域c的除去量最小化的同时确保大的器件形成区域。

此外，根据实施方式的碳化硅基板10的制造方法，在除去周缘区域c的步骤后，第三主面12a1的最大直径为100mm以上。由此，能够确保100mm以上的器件形成区域。

此外，根据实施方式的碳化硅基板10的制造方法，碳化硅外延层12可以包含能够提供p型和n型之一的杂质。杂质可以具有1×10¹³cm^-3以上且1×10¹⁶cm^-3以下的浓度。由此，能制造具有高击穿电压的碳化硅半导体装置。

此外，根据实施方式的碳化硅基板10的制造方法，在形成碳化硅外延层12的步骤中，可以在周缘区域c中形成堆垛层错2。在除去周缘区域c的步骤中，可以将堆垛层错2除去。由此，能确保器件形成区域。

此外，根据实施方式的碳化硅基板10的制造方法，在形成碳化硅外延层12的步骤中，可以在周缘区域c中形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5。在除去周缘区域c的步骤中，可以将碳化硅晶体5除去。比中央区域的散热性高的碳化硅外延层12的周缘区域c易于具有较低的温度。因此，在周缘区域c中，易于形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5。具有不同多型的碳化硅晶体5可能造成粉粒的产生。通过除去具有不同多型的碳化硅晶体5能抑制粉粒的产生。

根据实施方式的碳化硅基板10，在周缘端部12c1与第三主面12a1之间的边界12d1处没有形成堆垛层错。由此，能有效确保器件形成区域。根据实施方式的碳化硅基板10，碳化硅外延层12具有50μm以上的厚度。由此，在包含厚度为50μm以上的厚碳化硅外延层12的碳化硅基板10中能有效确保器件形成区域。

根据实施方式的碳化硅基板10，在周缘端部12c1处没有形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5。比中央区域的散热性高的碳化硅外延层12的周缘区域c易于具有较低的温度。因此，在周缘区域c中，易于形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5。具有不同多型的碳化硅晶体5可能造成粉粒的产生。根据实施方式的碳化硅基板10，在周缘端部12c1处没有形成具有与形成碳化硅外延层12的碳化硅的多型不同多型的碳化硅晶体5，使得能抑制粉粒的产生。

此外，根据实施方式的碳化硅基板10，在碳化硅外延层12中存在的z1/2中心的密度可以为5×10¹¹cm^-3以下。由此，能提高载流子寿命。

此外，根据实施方式的碳化硅基板10，载流子寿命可以为1微秒以上。由此，能提高载流子寿命。因此，当使用这种碳化硅基板10制造双极型半导体装置时，能通过电导调制效应降低导通电阻。

此外，根据实施方式的碳化硅基板10，第三主面12a1可以具有10nm以下的均方根粗糙度。由此，当制造mosfet或igbt时，栅氧化膜能够具有较高的可靠性。

此外，根据实施方式的碳化硅基板10，碳化硅外延层12可以包含能够提供p型和n型之一的杂质。杂质可以具有1×10¹³cm^-3以上且1×10¹⁶cm^-3以下的浓度。由此，能制造具有高击穿电压的碳化硅半导体装置。

此外，根据实施方式的碳化硅基板10，在碳化硅外延层12中存在的基面位错4的密度可以为10cm^-3以下。在使用这种碳化硅基板10制造的双极型器件的使用期间，可能由于基面位错4而出现堆垛层错，造成正向电流特性的劣化。通过将在碳化硅外延层12中存在的基面位错4的密度设定为10cm^-3以下，能抑制双极型器件的正向电流特性的劣化。

应该理解，在本文中公开的实施方式在各方面都是例示性的而非限制性的。本发明的范围由权利要求项而不是上述说明限定，并意图包括在所述权利要求项的等同范围和含义内的任何变更。

标号说明

2堆垛层错；3z1/2中心；4基面位错；5碳化硅晶体；10碳化硅基板；11碳化硅单晶基板；11a第一主面；11b第四主面；11c1周缘端部；11c2第一周缘端部；11d2端部；12碳化硅外延层；12a1，12a2第三主面；12b第二主面；12c1周缘端部；12c2第二周缘端部；12d1边界，端部；12d2边界；12e表面层；a1，a2最大直径；c周缘区域；l，w，w1，w2，w3宽度；of取向平面；t1，t2，t3厚度。