专利名称：测试装置、相位调整方法及存储器控制器的制作方法
技术领域：
本发明涉及一种测试装置、相位调整方法及存储器控制器(memorycontroller)。本发明尤其涉及一种对被测试存储器进行测试的测试装置、调整从被测试存储器所输出的输出信号及选通信号(strobe signal)的时序的相位调整方法、以及控制存储器的数据的写入及读取的存储器控制器。关于因参照文献而允许并入的指定国，根据下述申请案的内容而并入该申请案中，作为该申请案的一部分。
日本专利特愿 2004-111494 申请日 2004年4月5日背景技术图12表示先前技术中的测试装置10的结构。测试装置10具备可变延迟电路12、14、22、24、32及42；SR锁存器16及26；驱动器18及28；级别比较器30及40(level comparator)；以及时序比较器34及44(timingcomparator)。
SR锁存器16，根据通过可变延迟电路12而延迟的设置信号(setsignal)及通过可变延迟电路14而延迟的重置信号(reset signal)，以产生并输出测试图形信号，并经由驱动器18而提供给被测试存储器50。SR锁存器26，根据通过可变延迟电路22而延迟的设置信号及通过可变延迟电路24而延迟的重置信号，以产生并输出测试图形信号，并经由驱动器28而提供给被测试存储器50。而且，时序比较器34经由级别比较器30而接收从被测试存储器50中输出的输出信号，并根据通过可变延迟电路32而延迟的选通信号对输出值进行取样。时序比较器44经由级别比较器40接收从被测试存储器50中输出的输出信号，并根据通过可变延迟电路42而延迟的选通信号对输出值进行取样。
然后，通过逻辑比较器，将通过时序比较器34或44所取样的输出值与预先生成的期待值进行比较。接着，测试装置10将根据逻辑比较器的比较结果，判定被测试存储器50的良否。
在测试装置10中，在执行测试被测试存储器50之前，进行如下相位调整。首先，设定可变延迟电路12及14的延迟量，使得由驱动器18及28输出的测试图形信号的相位在被测试存储器50的端子中成为相同相位。再设定可变延迟电路32及42的延迟量，使得以相同相位由被测试存储器50输出的输出信号，在时序比较器34及44中得到正确取样。
于此，尚未考虑先行技术文献的存在，因此省略先行技术文献的有关记载。
先前的测试装置10中的相位调整，是设定可变延迟电路12及14的延迟量，使得由驱动器18及28输出的测试图形信号的相位在被测试存储器50的端子中成为相同相位。因此，在测试以非常高的频率运作的被测试存储器50时，由于被测试存储器50的输出信号的输出时序不均，及时序比较器34及44的选通信号的接收时序不均，导致难以对由被测试存储器50输出的输出信号进行正确取样。而且，如果为了抑制时序比较器34及44的选通信号的接收时序不均，而在每次安装被测试存储器50时进行选通信号的相位调整，则会导致耗费过多时间，使测试的通过量(throughput)降低。
发明内容
因此，本发明的目的在于提供一种可以解决所述课题的测试装置。该目的是通过权利要求书中的独立项所述的特征的组合而达成。而且，附属项规定有本发明更加有利的具体例。
即，本发明的第1形态是一种测试装置，是对被测试存储器进行测试，其包括时序比较器，以选通信号的时序获取从被测试存储器所输出的输出信号的输出值；逻辑比较器，将时序比较器所获取的输出值与预先生成的期待值进行比较，并输出比较结果；以及相位调整控制电路，根据逻辑比较器所输出的比较结果，而调整选通信号的时序。
本发明的测试装置也可以更包括第1可变延迟电路，使选通信号延迟并提供给时序比较器，并且，相位调整控制电路根据逻辑比较器所输出的比较结果，设定第1可变延迟电路的延迟量。
本发明的测试装置也可以更包括无效计数器，对无效数据的数量进行计数，该无效数据是由逻辑比较器作为比较结果而输出，且表示输出值与期待值不一致；以及判定电路，将无效计数器所计数的无效数据的数量与预先设定的判定值进行比较，并输出判定结果，并且，相位调整控制电路也可以根据判定电路所输出的判定结果，设定第1可变延迟电路的延迟量。
相位调整控制电路也可以根据判定电路所输出的判定结果，通过二分查找法从上位比特依次决定以二进制数据所表示的第1可变延迟电路的延迟量。
本发明的测试装置更包括SR锁存器，以设置信号的时序提升测试图形信号，以重置信号的时序降低测试图形信号，并将测试图形信号提供给被测试存储器；第2可变延迟电路，使设置信号延迟并提供给SR锁存器；以及第3可变延迟电路，使重置信号延迟并提供给SR锁存器，并且，时序比较器利用与被测试存储器的内部时钟同步的选通信号的时序，获取对应于测试图形信号而从被测试存储器输出的输出信号的输出值，逻辑比较器将时序比较器所获取的输出值与期待值进行比较，并输出比较结果。相位调整控制电路根据逻辑比较器所输出的比较结果，而设定第2可变延迟电路及第3可变延迟电路的延迟量。
本发明的测试装置也可以更包括温度检测部，检测被测试存储器的温度或被测试存储器周围的温度的变化；以及再校正控制部，在温度检测部所检测出的温度变化超过或等于预先设定的温度变化时，再次调整选通信号的时序。
本发明的测试装置也可以更包括再校正间隔控制部，在对被测试存储器连续进行数据的写入或读取时，根据逻辑比较器每经过一段时间所输出的比较结果，而测定应对选通信号的时序进行再调整的时间间隔。
本发明的第2形态是一种相位调整方法，调整从被测试存储器所输出的输出信号及选通信号的时序，其包括输出值获取阶段，以选通信号的时序获取从被测试存储器中输出的输出信号的输出值；比较结果输出阶段，将所获取的输出值与预先生成的期待值进行比较，并输出比较结果；以及时序调整阶段，根据比较结果，调整选通信号的时序。
本发明的相位调整方法也可以更包括低速写入阶段，将测试图形信号低速写入被测试存储器中；以及第1高速读取阶段，从被测试存储器中高速读取对应于测试图形信号的输出信号，并且输出值获取阶段包括以选通信号的时序获取在第1高速读取阶段中读取的输出信号的输出值的阶段。
低速写入阶段也可以包括从被测试存储器的扫描输入输出端子写入测试图形信号的阶段；而第1高速读取阶段也可以包括从被测试存储器的数据输入输出端子读取测试图形信号的阶段。
本发明的相位调整方法也可以更包括高速写入阶段，以设置信号的时序使测试图形信号上升，且以重置信号的时序使测试图形信号下降，并将测试图形信号高速写入被测试存储器；第2高速读取阶段，从被测试存储器高速读取对应于测试图形信号的输出信号；输出值获取阶段，以选通信号的时序，获取在第2高速读取阶段中读取的输出信号的输出值；比较结果输出阶段，将所获取的输出值与预先生成的期待值进行比较，并输出比较结果；以及时序调整阶段，根据比较结果，调整设置信号及重置信号的时序。
高速写入阶段也可以包括从被测试存储器的数据输入输出端子写入测试图形信号的阶段；第2高速读取阶段也可以包括从被测试存储器的数据输入输出端子读取测试图形信号的阶段。
本发明的第3形态是一种存储器控制器，是控制存储器的数据的写入及读取，其包括时序比较器，利用选通信号的时序获取从存储器所读取的输出信号的输出值；逻辑比较器，将时序比较器所获取的输出值与预先生成的期待值进行比较，并输出比较结果；相位调整控制电路，根据逻辑比较器所输出的比较结果，而调整选通信号的时序；温度检测部，检测存储器的温度或存储器周围的温度的变化；以及再校正控制部，在温度检测部所检测出的温度变化超过或等于预先设定的温度变化时，再次调整选通信号的时序。
本发明的第4形态是一种存储器控制器，是控制存储器的数据的写入及读取，其包括时序比较器，利用选通信号的时序获取从存储器所读取的输出信号的输出值；逻辑比较器，将时序比较器所获取的输出值与预先生成的期待值进行比较，并输出比较结果；相位调整控制电路，根据逻辑比较器所输出的比较结果，调整选通信号的时序；以及再校正间隔控制部，在对存储器连续进行数据写入或读取时，根据逻辑比较器在每经过一段时间所输出的比较结果，而测定应对选通信号的时序进行再调整的时间间隔。
另外，所述发明概要并未列举本发明的所有必需特征，这些特征群的次组合也可以成为发明。
根据本发明的测试装置，可以正确地测试进行高速数据收发的被测试存储器。
图1是表示测试装置100的结构的一例的图。
图2是表示判定电路126的结构的一例的图。
图3是表示相位调整控制电路128的结构的一例的图。
图4是表示相位调整控制电路128的运作的一例的图。
图5是表示测试方法的流程的一例的图。
图6是表示相位调整方法的流程的一例的图。
图7是表示驱动器114的一例的图。
图8是表示驱动器114的一例的图。
图9是表示相位调整寄存器的结构的变形例的图。
图10是表示存储器控制系统1000的结构的一例的图。
图11是表示存储器控制器1002的结构的一例的图。
图12是表示先前技术的测试装置10的结构的图。
100测试装置102时序产生器104图形产生器
106波形整形器12、14、108、108a、108b、110、110a、110b、118、1118可变延迟电路16、26、112、112a、112bSR锁存器18、28、114、114a、114b驱动器30、40、116、1116级别比较器34、44、120、1120时序比较器122、1122逻辑比较器124、1124无效计数器126、1126判定电路128、1128相位调整控制电路50、150被测试存储器200判定值寄存器202计数值比较器300、302、304、306、308比特选择寄存器310、312、314、316、318、320、322、324、326、328、330、332、334、336、338、340、342、344逻辑与电路350、352、354、356、358、360逻辑或电路370、372、374、376相位调整寄存器900交叉点调整寄存器904加法器1000存储器控制系统1002存储器控制器1004存储器1100收发控制部1104选通信号产生器1130温度检测部1132再校正控制部1134再校正间隔控制部具体实施方式
以下，通过发明的实施形态对本发明进行说明，然而，以下的实施形态并未限定权利要求书中的发明，而且实施形态中所说明的所有特征的组合并非限于发明内容中所必须。
图1表示本发明的第1实施形态的测试装置100的结构的一例。测试装置100包括时序产生器102、图形产生器104、波形整形器106、可变延迟电路108、可变延迟电路110、SR锁存器112、驱动器114、级别比较器116、可变延迟电路118、时序比较器120、逻辑比较器122、无效计数器124(fail counter)、判定电路126、及相位调整控制电路128。
本实施形态的目的在于，在本实施形态的测试装置100中，对于被测试存储器150的每个端子，调整施加至被测试存储器150的测试数据信号的相位、及用以获取从被测试存储器150所输出的输出信号的输出值之选通信号的相位，以此，实现测试装置100与被测试存储器150的高速数据收发。
首先，就测试装置100对被测试存储器150所进行的测试运作加以说明。图形产生器104输出时序设置信号(Timing Set signal)(以下，称为“TS信号”)，并提供给时序产生器102。时序产生器102根据由TS信号所指定的时序数据而产生周期时钟及延迟时钟，并将延迟时钟提供给图形产生器104，且将延迟时钟提供给波形整形器106。然后，图形产生器104根据从时序产生器102所提供的周期时钟，产生应提供给被测试存储器150的图形数据(pattern data)，并提供给波形整形器106。
波形整形器106根据从时序产生器102所提供的延迟时钟而输出设置信号及重置信号，该设置信号及重置信号是应将表示图形产生器104所产生的图形数据的测试图形信号设为必要的时序波形。可变延迟电路108根据由相位调整控制电路128所预先设定的延迟量，使波形整形器106所输出的设置信号延迟而提供给SR锁存器112。而且，可变延迟电路110根据由相位调整控制电路128所预先设定的延迟量，使波形整形器106所输出的重置信号延迟而提供给SR锁存器112。然后，SR锁存器112利用由可变延迟电路108所提供的设置信号的时序以提升测试图形信号，并利用由可变延迟电路110所提供的重置信号的时序以降低测试图形信号，再经由驱动器114而提供给被测试存储器150。
而且，图形产生器104产生选通信号，该选通信号是用来指定时序比较器120对从被测试存储器150所输出的输出信号进行取样的时序。可变延迟电路118根据由相位调整控制电路128所预先设定的延迟量，使图形产生器104所产生的选通信号延迟而提供给时序比较器120。时序比较器120利用由可变延迟电路118所提供的选通信号的时序，获取从被测试存储器150所输出，且通过级别比较器116而转换为二进制数据的被测试存储器150的输出信号的输出值。
而且，图形产生器104生成期待值，并提供给逻辑比较器122，该期待值是被测试存储器150对应于测试图形信号而应输出的输出信号的输出值。接着，逻辑比较器122将时序比较器120所获取的输出值与由图形产生器104所预先生成的期待值进行比较，并输出比较结果。然后，根据逻辑比较器122所输出的比较结果，判定被测试存储器150的良否。
接着，就测试装置100对测试数据信号及选通信号所进行的相位调整运作加以说明。与所述测试运作同样，时序比较器120利用由可变延迟电路118所提供的选通信号的时序，获取从被测试存储器150所输出的输出信号的输出值。然后，逻辑比较器122将时序比较器120所获取的输出值与期待值进行比较，并输出比较结果。具体而言，逻辑比较器122在输出值与期待值一致时输出无效数据(fail data)，并提供给无效计数器124。接着，无效计数器124对无效数据的数量进行计数，该无效数据是由逻辑比较器122作为比较结果而输出，且表示输出值与期待值不一致。再接着，判定电路126将无效计数器124所计数的无效数据的数量，与预先设定的判定值进行比较，并输出判定结果。相位调整控制电路128根据判定电路126所输出的判定结果，进而设定可变延迟电路118的延迟量。即，相位调整控制电路128根据逻辑比较器122所输出的比较结果，而设定可变延迟电路118的延迟量，以此调整提供给时序比较器120的选通信号的时序。具体而言，相位调整控制电路128设定可变延迟电路118的相位调整寄存器(register)的设定值。
而且，时序比较器120利用与被测试存储器150的内部时钟同步的选通信号的时序，获取对应于测试图形信号而从被测试存储器150所输出的输出信号的输出值。接着，逻辑比较器122将时序比较器120所获取的输出值与期待值进行比较，并输出比较结果。具体而言，逻辑比较器122在输出值与期待值一致时输出无效数据，并提供给无效计数器124。接着，无效计数器124对无效数据的数量进行计数，该无效数据是由逻辑比较器122作为比较结果而输出，且表示输出值与期待值不一致。再接着，判定电路126将无效计数器124所计数的无效数据的数量与预先设定的判定值进行比较，并输出判定结果。相位调整控制电路128根据判定电路126所输出的判定结果，设定可变延迟电路108及可变延迟电路110的延迟量。即，相位调整控制电路128根据逻辑比较器122所输出的比较结果，而设定可变延迟电路108及110的延迟量，以此调整提供给SR锁存器112的设置信号及重置信号的时序。具体而言，相位调整控制电路128设定可变延迟电路108的相位调整寄存器的设定值以及可变延迟电路110的相位调整寄存器的设定值。
如上所述，在相位调整阶段，利用从被测试存储器150实际输出的输出信号，而调整选通信号以及设置信号及重置信号的相位，以此，在测试阶段，可以对从被测试存储器150输出的输出信号的输出值进行高精度取样。因此，可以正确地测试进行高速数据收发的被测试存储器150。
图2表示第1实施形态的判定电路126的结构的一例。判定电路126具有判定值寄存器200及计数值比较器202。判定值寄存器200储存预先设定的判定值，并提供给计数值比较器202。例如，判定值是在相位调整阶段通过逻辑比较器122所进行的比较次数的半值。计数值比较器202从无效计数器124获取计数值，并将计数值与由判定值寄存器200所提供的判定值进行大小比较，所述计数值是无效计数器124所计数的无效数据的数量。接着，计数值比较器202输出作为判定结果的通过无效信号(pass failsignal)，并将其提供给相位调整控制电路128。例如，计数值比较器202在计数值小于判定值时，输出“1”作为通过数据(pass data)，在计数值大于等于判定值时，输出“0”作为无效数据。另外，计数值比较器202亦可在计数值小于判定值时，将“0”输出作无效数据；在计数值大于等于判定值时，将“1”输出作通过数据。
图3表示第1实施形态的相位调整控制电路128的结构的一例。另外，图3中，对可变延迟电路108、110、118的相位调整寄存器为4比特(bit)时的示例进行说明。另外，相位调整控制电路128分别对应于可变延迟电路108、110及118，而分别具有图3所示构成要素。而且，在本例中，对利用硬件电路而实现相位调整控制电路128的示例进行说明，然而，利用软件也可以实现同样的功能。
相位调整控制电路128包括比特选择寄存器300、302、304、306及308；逻辑与电路310、312、314、316、318、320、322、324、326、328、330、332、334、336、338、340、342及344；逻辑或电路350、352、354、356、358及360；以及相位调整寄存器370、372、374及376。
比特选择寄存器300、302、304、306及308、以及相位调整寄存器370、372、374及376保持初始设定值。具体而言，比特选择寄存器300及302保持“1”。而且，比特选择寄存器304、306及308保持“0”。而且，相位调整寄存器370保持“1”。而且，相位调整寄存器372、374及306保持“0”。
比特选择寄存器300根据校准设置信号(calibration set signal)，将所保持的比特数据提供给逻辑与电路310及312、以及比特选择寄存器302。比特选择寄存器302根据校准设置信号，将所保持的比特数据提供给逻辑与电路310、312、314及316、以及比特选择寄存器304。比特选择寄存器304根据校准设置信号，将所保持的比特数据提供给逻辑与电路314、316、318及320、以及比特选择寄存器306。比特选择寄存器306根据校准设置信号，将所保持的比特数据提供给逻辑与电路318、320及322、以及比特选择寄存器308。比特选择寄存器308根据校准设置信号，将所保持的比特数据提供给逻辑与电路322、以及比特选择寄存器308。
比特选择寄存器300、302、304、306及308，在每次提供有校准设置信号时，使所保持的比特数据依次移位并保持。即，比特选择寄存器300、302、304、306及308在初始设定时分别保持“1”、“1”、“0”、“0”及“0”，在提供有校准设置信号时分别保持“0”、“1”、“1”、“0”及“0”，在进一步提供有校准设置信号时分别保持“0”、“0”、“1”、“1”及“0”，在更进一步提供有校准设置信号时分别保持“0”、“0”、“0”、“1”及“1”。通过使比特选择寄存器300、302、304、306及308所保持的比特数据移位，依次选择相位调整寄存器370、372、374及376来决定设定值。
逻辑与电路310进行由比特选择寄存器300所提供的比特数据与从比特选择寄存器302中所输出的比特数据的逻辑与运算(logic AND)，并将运算结果输出到逻辑与电路332及逻辑与电路324中。逻辑与电路312进行由比特选择寄存器300所提供的比特数据与从比特选择寄存器302中所输出的比特数据的逻辑与运算，并将运算结果输出到逻辑与电路334及逻辑或电路350。逻辑与电路314进行由比特选择寄存器302所提供的比特数据与从比特选择寄存器304中所输出的比特数据的逻辑与运算，并将运算结果输出到逻辑与电路336及逻辑或电路350中。逻辑与电路316进行由比特选择寄存器302所提供的比特数据与从比特选择寄存器304中输出的比特数据的逻辑与运算，并将运算结果输出到逻辑与电路338及逻辑或电路352中。
逻辑与电路318进行由比特选择寄存器304所提供的比特数据与从比特选择寄存器306中所输出的比特数据的逻辑与运算，并将运算结果输出到逻辑与电路340及逻辑或电路352中。逻辑与电路320进行由比特选择寄存器304所提供的比特数据与从比特选择寄存器306中所输出的比特数据的逻辑与运算，并将运算结果输出到逻辑与电路342及逻辑或电路354。逻辑与电路322进行由比特选择寄存器306所提供的比特数据与从比特选择寄存器308中所输出的比特数据的逻辑与运算，并将运算结果输出至逻辑与电路344及逻辑或电路354中。
逻辑或电路350进行逻辑与电路312的输出及逻辑与电路314的输出的逻辑或运算(logic OR)，并将运算结果输出到逻辑与电路326中。逻辑或电路352进行逻辑与电路316的输出及逻辑与电路318的输出的逻辑或运算，并将运算结果输出到逻辑与电路328中。逻辑或电路354进行逻辑与电路320的输出及逻辑与电路322的输出的逻辑或运算，并将运算结果输出到逻辑与电路330中。
逻辑与电路324进行逻辑与电路310的输出与校准设置信号的逻辑与运算，并将运算结果输出到相位调整寄存器370中。逻辑与电路326进行逻辑或电路350的输出与校准设置信号的逻辑与运算，并将运算结果输出到相位调整寄存器372中。逻辑与电路328进行逻辑或电路352的输出与校准设置信号的逻辑与运算，并将运算结果输出到相位调整寄存器374中。逻辑与电路330进行逻辑或电路354的输出与校准设置信号的逻辑与运算，并将运算结果输出到相位调整寄存器376中。即，逻辑与电路324、326、328及330在校准设置信号设置为“1”时，将时钟信号提供给利用比特选择寄存器300、302、304、306及308所选择的相位调整寄存器370、372、374或376中。
逻辑与电路332进行由判定电路126所提供的通过无效信号(pass failsignal)及逻辑与电路310的输出的逻辑与运算，并将运算结果输出到相位调整寄存器370。然后，相位调整寄存器370根据逻辑与电路324的输出，而输出所保持的比特数据，并且保持逻辑与电路332的输出。
逻辑与电路334进行由判定电路126所提供的通过无效信号及相位调整寄存器370所保持的比特数据的逻辑与运算，并将运算结果输出到逻辑或电路356。逻辑与电路336进行由判定电路126所提供的通过无效信号及逻辑与电路314的输出的逻辑与运算，并将运算结果输出到逻辑或电路356。逻辑或电路356进行逻辑与电路334的输出及逻辑与电路336的输出的逻辑或运算，并将运算结果输出到相位调整寄存器372。然后，相位调整寄存器372根据逻辑与电路326的输出，而输出所保持的比特数据，并且保持逻辑或电路356的输出。
逻辑与电路338进行由判定电路126所提供的通过无效信号及相位调整寄存器372所保持的比特数据的逻辑与运算，并将运算结果输出到逻辑或电路358。逻辑与电路340进行由判定电路126所提供的通过无效信号及逻辑与电路318的输出的逻辑与运算，并将运算结果输出到逻辑或电路358。逻辑或电路358进行逻辑与电路338的输出及逻辑与电路340的输出的逻辑或运算，并将运算结果输出到相位调整寄存器374。然后，相位调整寄存器374根据逻辑与电路328的输出，而输出所保持的比特数据，并且保持逻辑或电路358的输出。
逻辑与电路342进行由判定电路126所提供的通过无效信号及相位调整寄存器374所保持的比特数据的逻辑与运算，并将运算结果输出到逻辑或电路360。逻辑与电路344进行由判定电路126所提供的通过无效信号及逻辑与电路322的输出的逻辑与运算，并将运算结果输出到逻辑或电路360。逻辑或电路360进行逻辑与电路342的输出及逻辑与电路344的输出的逻辑或运算，并将运算结果输出到相位调整寄存器376。然后，相位调整寄存器376根据逻辑与电路330的输出，而输出所保持的比特数据，并且保持逻辑或电路358的输出。
如上所述，在相位调整阶段，相位调整寄存器370、372、374及376根据由判定电路126所提供的通过无效信号及校准设置信号，而分别保持1比特的设定值。然后，在被测试存储器150的测试阶段，将设定值提供给可变延迟电路108、110或118，以此调整可变延迟电路108、110或118的选通信号的延迟量。
图4表示第1实施形态的相位调整控制电路128的运作的一例。图4中对下述方法的一例进行说明，即通过图2所示判定电路126及图3所示相位调整控制电路128，设定可变延迟电路108及110的延迟量，从而调整测试图形信号的相位的方法。
首先，将第1次的测试图形信号施加至被测试存储器150，并且逻辑比较器122多次进行输出值与期待值的比较，且无效计数器124对无效数据的数量进行计数。然后，在无效计数器124所计数的计数值小于判定值时，即通过无效信号输出“1”作为通过数据时，相位调整控制电路128通过增加可变延迟电路108及110的延迟量，而使测试图形信号的相位延迟。
接着，将第2次的测试图形信号施加至被测试存储器150，并且逻辑比较器122多次进行输出值与期待值的比较，且无效计数器124对无效数据的数量进行计数。然后，在无效计数器124所计数的计数值大于判定值时，即通过无效信号输出“0”作为无效数据时，相位调整控制电路128通过减少可变延迟电路108及110的延迟量，而推进测试图形信号的相位。
接着，将第3次的测试图形信号施加至被测试存储器150，并且逻辑比较器122多次进行输出值与期待值的比较，且无效计数器124对无效数据的数量进行计数。然后，在无效计数器124所计数的计数值小于判定值时，即通过无效信号输出“1”作为通过数据时，相位调整控制电路128通过增加可变延迟电路108及110的延迟量，而使测试图形信号的相位延迟。
再接着，将第4次的测试图形信号施加至被测试存储器150，并且逻辑比较器122多次进行输出值与期待值的比较，且无效计数器124对无效数据的数量进行计数。然后，在无效计数器124所计数的计数值与判定值寄存器200所保持的判定值大致相同时，结束相位调整控制电路128所进行的相位调整。
即，在本例中，相位调整控制电路128根据判定电路126所输出的判定结果，通过二分查找法(binary search)，从上位比特开始依次搜索并决定以二进制数据所表示的可变延迟电路108、110或118的延迟量。而且，在其他例中，相位调整控制电路128可以通过顺序查找法(sequentialserach)来搜索可变延迟电路108、110及118的适当延迟量，也可以通过二分查找法与顺序查找法的组合来搜寻可变延迟电路108、110及118的适当延迟量。
图5表示第1实施形态的测试方法的流程的一例。关于本实施形态的相位调整，是在将被测试存储器150安装在测试装置100的插口(scoket)上的状态下所进行，通过第1校准(S502)而对被测试存储器150的所有端子进行相位调整，并通过第2校准(S506)而对进行高速数据通信的端子进行相位调整。
首先，判断是否执行了初始化(initialize)(S500)，该初始化是将时序产生器102、电压电流产生器及电压电流测定器等初始化为设定的状态。在已执行了初始化的情况下(S500-y)，在每一测试条件下进行第1校准(S502)。第1校准(S502)时，为了通过可变延迟电路108及110而调整初始化时对各端子所产生的信号相位的偏移，而将可变延迟电路108及110的设定值归档，并保存作校准文档。在未执行初始化的情况下(S500-n)，不进行第1校准。
接着，将对应于测试条件的校准文档(calibration file)传送到可变延迟电路108及110的相位调整寄存器(S504)，并进行第2校准(S506)。在第2校准(S506)时，仅对被测试存储器150的端子中高速运作的端子，亦即数据输入输出端子等进行相位调整。例如，在被测试存储器150是XDR-DRAM时，对RQ0-11、CFM/CFMN、RST、CMD、SCK、SDI、SDO等端子仅进行第1校准(S502)，而对DQ/DQN0-15端子进行除第1校准(S502)以外的第2校准(S506)。
当第2校准(S506)结束时，执行被测试存储器150的测试(S508)。然后，判断是否对该被测试存储器150进一步实行其他测试(S510)。
在对该被测试存储器150进一步实行其他测试时(S510-y)，判断是否变更测试条件(S512)。在不变更测试条件时(S512-n)，继续实行被测试存储器150的测试(S508)。在变更测试条件时(S512-y)，将对应于测试条件的校准文档传送到可变延迟电路108及110的相位调整寄存器(S504)，从而进行第2校准(S506)。
在不对该被测试存储器150进一步实行其他测试时(S510-n)，判断是否实行下一被测试存储器150的测试(S514)。在实行下一被测试存储器150的测试时(S514-y)，进行第2校准(S506)。然后，当第2校准(S506)结束时，实行下一被测试存储器150的测试(S508)。在不实行下一被测试存储器150的测试时(S514-n)，结束本测试流程。
图6表示第1实施形态的相位调整方法的流程的一例。图6中，对第2校准(S506)中的相位调整方法的流程进行说明。首先，在低速写入阶段(S600)，将测试图形信号低速写入被测试存储器150。在低速写入阶段(S600)中，经由串行总线(serial bus)而从被测试存储器150的扫描输入输出端子写入测试图形信号。
接着，在高速读取阶段(S602)，从被测试存储器150高速读取对应于测试图形信号的输出信号。高速读取阶段(S602)中，从被测试存储器150的数据输入输出端子读取测试图形信号。
接着，在选通信号相位调整阶段(S604)，时序比较器120利用选通信号的时序，获取在高速读取阶段(S602)中从被测试存储器150所读取的输出信号的输出值。然后，逻辑比较器122将输出值与预先生成的期待值进行比较，并输出比较结果。再接着，如图1至图4中所说明般，相位调整控制电路128根据逻辑比较器122的比较结果，而设定可变延迟电路118的相位调整用寄存器，并调整提供给时序比较器120的选通信号的时序，以此调整时序比较器120的输出信号的取样的时序。
再接着，在高速写入阶段(S606)，SR锁存器112利用由可变延迟电路108所提供的设置信号的时序以提升测试图形信号，且利用由可变延迟电路110所提供的重置信号的时序以降低测试图形信号，并将测试图形信号高速写入被测试存储器150。高速写入阶段(S606)中，从被测试存储器150的数据输入输出端子写入测试图形信号。
然后，在高速读取阶段(S608)，从被测试存储器150高速读取对应于测试图形信号的输出信号。高速读取阶段(S608)中，从被测试存储器150的数据输入输出端子读取测试图形信号。
再然后，在测试图形信号相位调整阶段(S610)，时序比较器120利用选通信号的时序，获取在高速读取阶段(S608)中从被测试存储器150所读取的输出信号的输出值。接着，逻辑比较器122将输出值与预先生成的期待值进行比较，并输出比较结果。然后，如图1至图4中所说明般，相位调整控制电路128根据逻辑比较器122的比较结果，设定可变延迟电路108及110的相位调整用寄存器，并调整提供给SR锁存器112的设置信号及重置信号的时序，以此调整提供给被测试存储器150的测试图形信号的时序。
如上所述，在低速写入阶段(S600)将测试图形信号低速写入被测试存储器150，并使测试图形信号正确地保持在被测试存储器150中，以此，可以在选通信号相位调整阶段(S604)高精度设定提供给时序比较器120的选通信号的延迟量。而且，在选通信号相位调整阶段(S604)之后实行测试图形信号相位调整阶段(S610)，以此，可以在测试图形信号相位调整阶段(S610)高精度设定设置信号及重置信号的延迟量。
图7及图8表示第1实施形态的驱动器114的一例。而且，图9表示第1实施形态中相位调整寄存器的结构的变形例。驱动器114为差动驱动器，且如图7所示，以如下条件设为前提，即差动信号在被测试存储器150的差动端子中正确地交叉(cross)，而且差动信号的线路长度相等。但是，实际上并非基于这样的前提而构成，如图8所示，使用单驱动器(singledrive)114a及114b来调整差动信号的相位。
即，测试装置100如图8所示，其取代可变延迟电路108及110而具备可变延迟电路108a、108b、110a及110b；取代SR锁存器112而具备SR锁存器112a及112b；且取代驱动器114而具备驱动器114a及114b。而且，测试装置100如图9所示，除了相位调整寄存器370、372、374及376以外，更具备交叉点调整寄存器900及加法器904。
SR锁存器112a根据通过可变延迟电路108a而延迟的设置信号，以提升测试图形信号，根据通过可变延迟电路110a而延迟的重置信号，以降低测试图形信号，并经由驱动器114a而提供给被测试存储器150。而且，SR锁存器112b根据通过可变延迟电路108b而延迟的设置信号，以提升测试图形信号，且根据通过可变延迟电路110b而延迟的重置信号，以降低测试图形信号，并经由驱动器114b而提供给被测试存储器150。
在第1校准(S502)中，在被测试存储器150的差动端子中进行调整，使得差动信号的交叉点(cross point)处于高准位(high level)与低准位(low level)的中心。然后，在交叉点调整寄存器900中保持已调整的设定值。接着，在第2校准(S506)中，同时调整可变延迟电路108a及110b的相位，并且同时调整可变延迟电路108b及110a的相位，使得交叉点不偏离中心。然后，在相位调整寄存器370、372、374及376中保持已调整的设定值。接着，加法器904将交叉点调整用寄存器900中所设定的设定值与相位调整寄存器370、372、374及376中所设定的设定值相加，并提供给可变延迟电路108a、110a、108b或110b。以此，可以同时进行差动信号的交叉点调整及测试图形信号的相位调整。
图10表示本发明的第2实施形态的存储器控制系统1000的结构的一例。存储器控制系统1000包括存储器控制器1002、及多个存储器1004。存储器控制系统1000在进行数据传送的信号线路中使小振幅信号(200mV振幅)及双向差动界面(interface)最小，并使多个存储器1004与存储器控制器1002之间一对一连接。而且，在存储器控制器1002的每个数据输入输出端子中，加入了输入信号及输出信号的相位调整功能。
图11表示第2实施形态的存储器控制器1002的结构的一例。存储器控制器1002包括收发控制部1100、温度检测部1130、再校正控制部1132及再校正间隔控制部1134。收发控制部1100包括选通信号产生器1104、级别比较器1116、可变延迟电路1118、时序比较器1120、逻辑比较器1122、无效计数器1124、判定电路1126及相位调整控制电路1128。
选通信号产生器1104产生选通信号，该选通信号是指定时序比较器1120对从被测试存储器150所输出的输出信号进行取样的时序。可变延迟电路1118根据由相位调整控制电路1128所预先设定的延迟量，使选通信号产生器1104所产生的选通信号延迟而提供给时序比较器1120。而且，级别比较器1116、可变延迟电路1118、时序比较器1120、逻辑比较器1122、无效计数器1124、判定电路1126及相位调整控制电路1128分别与图1所示测试装置100所具备的级别比较器116、可变延迟电路118、时序比较器120、逻辑比较器122、无效计数器124、判定电路126及相位调整控制电路128具有相同的功能，因此省略说明。而且，存储器控制器1002也可以具备图1所示测试装置100所具备的其他构成构件。
温度检测部1130检测存储器1004的温度或存储器1004周围的温度的变化。然后，在温度检测部1130所检测出的温度变化超过或等于预先设定的温度变化时，再校正控制部1132针对收发控制部1100再次设定可变延迟电路1118的延迟量，以此，再次调整提供给时序比较器1120的选通信号的时序。即，可以使选通信号的相位追随于因存储器1004的温度变化而引起的输出信号相位的变化。因此，即使在由于存储器1004运作而使温度上升时，也可以正确地进行存储器1004与存储器控制器1002之间的数据通信。
而且，在连续进行对存储器1004的数据的写入或读取时，再校正间隔控制部1134根据逻辑比较器1122在每经过一段时间所输出的比较结果，而测定应对于提供给时序比较器1120的选通信号的时序进行再调整的时间间隔。具体而言，无效计数器1124在每一单位时间对逻辑比较器1122所输出的无效数据的数量进行计数。然后，判定电路1126将预先设定的判定值与无效计数器1124所计数的计数值进行大小比较。以此，再校正间隔控制部1134测定计数值大于判定值的时间。即，通过连续进行对存储器1004的数据的写入或读取，来测定由于因存储器1004的温度变化而引起的输出信号相位的变化，而导致无法正确地进行存储器控制器1002与存储器1004之间的数据通信的时间。所以，再校正间隔控制部1134在每一所测定的时间间隔中，针对收发控制部1100而对提供给时序比较器1120的选通信号的时序进行再调整。以此，即使在由于存储器1004运作而使温度上升时，也可以一直正确地进行存储器1004与存储器控制器1002之间的数据通信。
另外，测试装置100也可以更包括图11所示存储器控制器1002所具备的温度检测部1130、再校正控制部1132、及再校正间隔控制部1134。而且，也可以追随被测试存储器150的温度上升而调整提供给时序比较器120的选通信号的时序。而且，也可以测定应对提供给时序比较器120的选通信号的时序进行再调整的时间间隔，并写入存储器1004。存储器控制器1002按照由测试装置100所写入的时间间隔而对选通信号的时序进行再调整，以此，可以一直正确地进行存储器1004与存储器控制器1002之间的数据通信。
以上，使用实施形态对本发明进行了说明，但是，本发明的技术范围并不限定于所述实施形态所述的范围。可以在所述实施形态中添加多种变更或改良。由权利要求书的揭示而明显可知，添加了这样的变更或改良的形态也可以包含在本发明的技术性范围内。
由所述说明明显可知，根据本发明，可以正确地测试进行高速数据收发的被测试存储器。
权利要求
1.一种测试装置，对被测试存储器进行测试，其特征在于包括时序比较器，以选通信号的时序获取由所述被测试存储器所输出的输出信号的输出值；逻辑比较器，将上述时序比较器所获取的上述输出值与预先生成的期待值加以比较，并输出比较结果；以及相位调整控制电路，根据上述逻辑比较器所输出的上述比较结果，而调整上述选通信号的时序。
2.如权利要求1所述的测试装置，其特征在于还包括第1可变延迟电路，使上述选通信号延迟而提供给上述时序比较器，并且，上述相位调整控制电路根据上述逻辑比较器所输出的上述比较结果，而设定上述第1可变延迟电路的延迟量。
3.如权利要求2所述的测试装置，其特征在于还包括无效计数器，对无效数据的数量进行计数，上述无效数据是由上述逻辑比较器作为上述比较结果而输出，且表示上述输出值与上述期待值不一致；以及判定电路，将上述无效计数器所计数的上述无效数据的数量与预先设定的判定值进行比较，并输出判定结果，并且，上述相位调整控制电路根据上述判定电路所输出的上述判定结果，设定上述第1可变延迟电路的延迟量。
4.如权利要求3所述的测试装置，其特征在于上述相位调整控制电路根据上述判定电路所输出的上述判定结果，通过二分查找法从上位比特开始依次决定以二进制数据所表示的上述第1可变延迟电路的上述延迟量。
5.如权利要求1所述的测试装置，其特征在于还包括SR锁存器，以设置信号的时序使测试图形信号上升，并以重置信号的时序使上述测试图形信号下降，再将上述测试图形信号提供给上述被测试存储器；第2可变延迟电路，使上述设置信号延迟并提供给上述SR锁存器；以及第3可变延迟电路，使上述重置信号延迟并提供给上述SR锁存器，并且，上述时序比较器以与上述被测试存储器的内部时钟同步的上述选通信号的时序，获取对应于上述测试图形信号从上述被测试存储器中输出的输出信号的输出值，上述逻辑比较器将上述时序比较器所获取的上述输出值与上述期待值进行比较，并输出比较结果，上述相位调整控制电路，根据上述逻辑比较器输出的上述比较结果，而设定上述第2可变延迟电路及上述第3可变延迟电路的延迟量。
6.如权利要求1所述的测试装置，其特征在于还包括温度检测部，检测上述被测试存储器的温度或上述被测试存储器的周围温度的变化；以及再校正控制部，在上述温度检测部检测出的温度变化超过或等于预先设定的温度变化时，再次调整上述选通信号的时序。
7.如权利要求1所述的测试装置，其特征在于还包括再校正间隔控制部，在对上述被测试存储器连续写入或读取数据时，根据上述逻辑比较器每经过一段时间所输出的上述比较结果，而测定应对上述选通信号的时序进行再调整的时间间隔。
8.一种相位调整方法，调整由被测试存储器输出的输出信号与选通信号的时序，其特征在于包括输出值获取阶段，以上述选通信号的时序获取由上述被测试存储器中输出的上述输出信号的输出值；比较结果输出阶段，将所获取的上述输出值与预先生成的期待值进行比较，并输出比较结果；以及时序调整阶段，根据上述比较结果，调整上述选通信号的时序。
9.如权利要求8所述的相位调整方法，其特征在于还包括低速写入阶段，将测试图形信号低速写入上述被测试存储器；第1高速读取阶段，从上述被测试存储器高速读取与上述测试图形信号相对应的上述输出信号，并且，上述输出值获取阶段包括以上述选通信号的时序获取在上述第1高速读取阶段中所读取的上述输出信号的上述输出值的阶段。
10.如权利要求9所述的相位调整方法，其特征在于，上述低速写入阶段包括从上述被测试存储器的扫描输入输出端子写入上述测试图形信号的阶段，上述第1高速读取阶段包括从上述被测试存储器的数据输入输出端子读取上述测试图形信号的阶段。
11.如权利要求8所述的相位调整方法，其特征在于还包括高速写入阶段，以设置信号的时序使测试图形信号上升，且以重置信号的时序使上述测试图形信号下降，并将上述测试图形信号高速写入上述被测试存储器；第2高速读取阶段，从上述被测试存储器高速读取与上述测试图形信号相对应的上述输出信号；输出值获取阶段，以上述选通信号的时序，获取在上述第2高速读取阶段中所读取的上述输出信号的输出值；比较结果输出阶段，将所获取的上述输出值与预先生成的上述期待值进行比较，并输出比较结果；以及时序调整阶段，根据上述比较结果，调整上述设置信号及上述重置信号的时序。
12.如权利要求11所述的相位调整方法，其特征在于，上述高速写入阶段包括从上述被测试存储器的数据输入输出端子写入上述测试图形信号的阶段，上述第2高速读取阶段包括从上述被测试存储器的数据输入输出端子读取上述测试图形信号的阶段。
13.一种存储器控制器，控制存储器的数据写入及读取，其特征在于包括时序比较器，以选通信号的时序获取从上述存储器中读取的输出信号的输出值；逻辑比较器，将上述时序比较器所获取的上述输出值与预先生成的期待值进行比较，并输出比较结果；相位调整控制电路，根据上述逻辑比较器所输出的上述比较结果，而调整上述选通信号的时序；温度检测部，检测上述存储器的温度或上述存储器的周围温度的变化；以及再校正控制部，在上述温度检测部所检测出的温度变化超过或等于预先设定的温度变化时，再次调整上述选通信号的时序。
14.一种存储器控制器，控制存储器的数据写入及读取，其特征在于包括时序比较器，以选通信号的时序获取从上述存储器中读取的输出信号的输出值；逻辑比较器，将上述时序比较器所获取的上述输出值与预先生成的期待值进行比较，并输出比较结果；相位调整控制电路，根据上述逻辑比较器所输出的上述比较结果，调整上述选通信号的时序；以及再校正间隔控制部，在对上述存储器连续写入或读取数据时，根据上述逻辑比较器每经过一段时间所输出的上述比较结果，而测定应对上述选通信号的时序进行再调整的时间间隔。
全文摘要
本发明的测试装置包括时序比较器，以选通信号的时序获取从被测试存储器所输出的输出信号的输出值；逻辑比较器，将时序比较器所获取的输出值与预先生成的期待值进行比较，并输出比较结果；以及相位调整控制电路，根据逻辑比较器所输出的比较结果，而调整选通信号的时序。而且，本发明的测试装置还包括第1可变延迟电路，其使选通信号延迟以提供给时序比较器，而相位调整控制电路根据逻辑比较器所输出的比较结果，设定第1可变延迟电路的延迟量。
文档编号G01R31/28GK1938788SQ200580010169
公开日2007年3月28日 申请日期2005年3月25日 优先权日2004年4月5日
发明者佐藤新哉 申请人:爱德万测试株式会社