专利名称：使用内部半导体结来辅助非接触型测试的方法
技术领域：
本发明涉及使用内部半导体结来辅助非接触型测试的方法。
背景技术：
电容性引线框(″capacitive lead-frame″)传感技术一般被用来检测集成电路(IC)信号引脚和安装基板(例如印刷电路板)之间的开路。交流(AC)激励的幅度一般被设置为这样的电平，其确保形成集成电路的功能电路的半导体结不导通。导通半导体结的一个主要顾虑是过量电流会对被测IC器件造成损坏。
当半导体结导通时，从激励提供的电流在幅度和持续时间方面必须受到限制，以避免造成损坏。传统的半导体结在大约700mV峰值的AC激励处导通。因此，用于电容性引线框技术的典型的AC测试激励被设置为大约200mV，在此电压处假设结电流对于器件损坏和测量稳定性来说是可忽略的。
由于半导体工艺技术的进步(缩小了的几何形状、掺杂材料和掺杂浓度的改变，等等)，较新技术中的半导体结不一定在传统的700mV处导通。此外，这些较新的半导体结导通处的拐点不一定是单阈值电压处的尖锐转换，而是可能经过明显的电压范围的曲线。单个IC包含多组具有不同结特性的引脚的情况也是很常见的。
现代IC上的几乎所有引脚都包括某种级别的静电放电(ESD)保护。ESD保护电路通常包含一个或多个二极管(半导体结)，其被设计为在内部电路发生任何损坏之前导通并释放能量。传统的ESD保护电路的一个简单示例在图1中被示为用于示例性电路器件(示为1)，该电路器件包括至少一个输入2和一个输出8。如图所示，输入2接收要被驱动到内部电路5的信号INPUT。输入2上的ESD保护包括第一对二极管3、4(3从地到输入节点2正向偏置，4从输入节点2到电源Vcc正向偏置)，这一对二极管保护连接到输入2的内部电路5。输出8上的ESD保护包括第二对二极管6、7(6从地到输出8正向偏置，7从输出8到电源Vcc正向偏置)，这一对二极管保护连接到输出8的内部电路5。
当提到二极管“导通”时，通常是指正向传导电流变得明显时的电压电平(一般称为“阈值电压”)。事实上，二极管即使在电流变为指数增大之前也会传导一些电流。图2示出了可能被图1中的电路呈现的传统二极管曲线。假设一次只有一个二极管正向导通，并且其他二极管传导极小的反向电流，则图1中的电路缩减为一个简单的二极管，并且可以通过使用简化的二极管公式理解i=I0(eqVnkT-1)]]>公式(1)其中i是以安培为单位的二极管电流，I0是以安培为单位的反向饱和电流，q是以库仑为单位的电子电量，V是以伏特为单位的二极管电压，n是无量纲理想因子，k是波尔兹曼常数，T是以开尔文为单位的温度。
如图2所示，图1中的电路1具有可识别的正向导通拐点(示为15)700mV，在700mV处电流大约是0.5nA。200mV(比拐点低500mV)处的电流仅为50fA，不太可能影响电容性引线框测量。
图2的电流-电压(IV)曲线不一定代表了较新技术中的所有半导体结。此外，不是所有的较新技术都将使用如图1所示的简单保护电路，因为改变输入/输出(IO)标准可能需要对更低的电压逻辑到更高的能量级别的保护。
图3所示的替换电路采用两级手段获得感测电路的ESD保护。图3中的电路的行为不能由公式1建模。即使不能预测用于较新技术的ESD保护电路，但是在基本级别上至少它们几乎不变地由一个或多个半导体结组成，所述半导体结明确或隐含地具有与二极管相同的某些特性。一种特性是形状类似于图2曲线的非线性电流-电压(IV)曲线，这是由于经过一个或多个结的电流的积累效应造成的。
第二特性是电流对温度的依赖性。公式1在指数项的分母中明确地包括温度。这似乎意味着温度的升高导致二极管(以及任何具有二极管特性的半导体结)电流的降低。事实通常恰好相反，因为反向饱和分量I0也是依赖于温度的。所施加的电压越接近二极管曲线的正向导通拐点，温度对电流的影响就越大。
电容性引线框测试技术依赖于测试仪区分测得的电容或测得的电流中非常小的差别，以允许器件测试仪区分被测器件的组件是否存在开路、短路或其他有缺陷的接合(joint)的能力。电容性引线框测试技术在被授予Crook等人的美国专利5,557,209、被授予Kerschner等人的美国专利5,498,964、被授予Kerschner的美国专利5,420,500、被授予Crook等人的美国专利5,254,953和被授予Cilingiroglu的美国专利5,124,660中有详细描述，这些专利的全部内容通过引用而被包含于此。过去，如前所述，结的几何形状是这样的传统的半导体结由单个阈值电压表征——即给定的被测器件上的所有半导体结可以可靠地在单个阈值电压(一般大约是700mV)处或在单个阈值电压的误差容限内导通。因此，在电容性引线框测试期间，这允许使用单个通用激励电压电平来激励器件的所有被测节点。电容性引线框技术的典型AC测试激励电压已被设置为200mV左右，在200mV左右可以假设结电流足够低，以致消除了对被测器件造成损坏的危险。
但是，由于半导体工艺技术的进步(缩小了的几何形状、掺杂材料和插座浓度的改变，等等)已经使得半导体不在单个阈值电压(或尖锐拐点)处导通，而是可由彼此联系的不同结特性表征，并且在相当大的激励电压范围上导通，因此在电容性引线框测试期间将单个通用激励电压值施加到被测器件的所有节点可能是不合适的、不充分的甚至是有问题的。因此，希望利用有关被测器件的组件节点的各个半导体结的特性的知识来改善对电子器件的电容性引线框测试，即使根本的半导体工艺技术不断变化。
发明内容
本发明是用于确定和利用与电子器件的内部半导体结的特性有关的知识，以便改善非接触式电容性引线框测试的软件诊断的方法。具体而言，本发明利用与连接到被测器件(DUT)的组件的组件节点上的组件半导体结的特定电流-电压(IV)关系和/或电容-电压(CV)关系有关的知识来智能地配置DUT的被测节点的测试参数。此外，本发明利用与假设被连接到被测节点的(一个或多个)组件节点的特定特性有关的知识来帮助确定被测节点上是否存在例如开路这样的缺陷。
结合附图参考下面的详细描述可以更好地理解本发明及其很多优点，在附图中，相似的标号指示相同或类似的组件，其中图1是具有静电放电(ESD)保护电路的现有技术电子器件的概要图；图2是示出了图1的电路的电流-电压(IV)关系的图表；图3是现有技术两级ESD保护电路的概要图；图4A是用于测量印刷电路板(PCB)的连接到集成电路组件的引脚的被测节点的电流-电压(IV)关系的现有技术电路的概要框图；图4B是图4A的等价电路的概要图；图5A是用于测量印刷电路板(PCB)的连接到两个不同的集成电路组件的引脚的被测节点的电流-电压(IV)关系的现有技术电路的概要框图；图5B是图5A的等价电路的概要图；图6是具有根据本发明实现的一对ESD保护二极管的电容性测量系统的概要框图；图7是图6的系统的等价电路的概要图；图8是示出了图6和7中的若干个整体电阻(bulk resistance)值的活动二极管的有效电容与模拟可变电阻之间的关系的图表；图9是示出了在连接到PCB上安装的IC组件的引脚的PCB节点上测得的电容对激励电压关系的实验结果的图表；图10是示出了用于配置被测器件的电容性引线框测试的连通性测试参数的根据本发明的方法的流程图；
图11是用于确定DUT的组件节点所特有的半导体结特性的根据本发明的方法的流程图；图12是用于对用于测试假设被连接到组件节点的被测节点的(一个或多个)测试测量限制进行优化的根据本发明的方法的流程图；图13是用于对要在测试假设被连接到组件节点的被测节点期间要被施加的目标激励电压进行优化的根据本发明的方法的流程图；图14是示出了用于对要在测试假设被连接到组件节点的被测节点期间要被施加的目标激励电压进行优化的替换方法的流程图；图15是示出了用于对在测试假设被连接到组件节点的被测节点期间要被施加的目标激励电压进行优化的替换方法的流程图；图16是用于运行电容性引线框测试的根据本发明的方法的流程图；图17是用于检测沿DUT的被测节点和安装在DUT上的内部组件节点之间的电路径是否存在开路缺陷的方法的流程图。
具体实施例方式
本发明是用于确定和利用关于电子器件的内部半导体结的特性的知识以改善非接触型电容性引线框测试中的软件诊断的技术。具体而言，本发明利用与连接到被测器件(DUT)的组件的组件节点上的组件半导体结的特定电流-电压(IV)关系和/或电容-电压(CV)关系有关的知识，来智能地配置DUT的被测节点的测试参数。此外，本发明利用与假设被连接到被测节点的(一个或多个)组件节点的特定特性有关的知识来帮助确定被测节点上是否存在例如开路这样的缺陷。
现在看图4A和4B，通过在测试电压源21和连接到组件引脚24的节点23之间串联一个小电阻器22，一般可以获得被测器件(DUT)27的IC组件25的给定引脚24的特定电流-电压(IV)关系，例如图4A中的IC测试设置电路所示，图4B示出了等价半导体结28。当由源21施加到被测节点23的电压扫描过某个范围的值时，从电阻器R22的两端电压获得IV曲线。当到达正向导通拐点15时或者在最大安全电流处，电压扫描都会停止，从而避免对IC组件25的可能损坏。
图4A和4B中的电路已被简化。应当理解，如图1所示的反向偏置半导体结将会存在，但是它们对测得的电流的影响可以忽略。还应当理解，多个半导体结可被连接到同一节点，因此同时被正向偏置。测得的电流将是所有那些结上存在的总电流。
现在参考图5A和5B，来自不同的IC组件25a、25b的两个或多个引脚24a、24b连接到器件29上的同一节点23的情况是常见的。结果对测试仪26的测量电路来说仅仅是添加了更多的半导体结28a、28b，半导体结28a、28b的总电流通过电阻器R22。图5A和5B示出了用于被测器件29的测量电路，被测器件29具有从不同IC组件25a、25b连接到同一节点23的多个引脚24a、24b(示出了两个)。在此情形下，通过上面参考图4A和4B描述的传统节点激励方法获得的IV曲线将代表附接到测试仪节点23的所有半导体结28a、28b(包括附接到测试仪节点23的每个组件25a、25b的所有引脚24a、24b)。这具有不希望的局限性，因为由于连接到节点23的半导体结28a、28b中的一个可能处于支配地位，因此掩盖了其他半导体结的IV特性，附接到给定被测节点的每个组件节点的单个贡献不能从得自于确定被测节点的IV特性的传统方法的累积IV曲线确定。
通过对非接触型电容性引线框测试的新颖扩展，可以克服这种局限性。图6的示意图示出了电容性引线框测量系统100。系统100被配置为测试被测器件(DUT)105(例如PCB)的IC组件110(例如一个IC)。IC组件110包括在裸片(die)113上实现的电路114，其在内部输入/输出焊盘节点117处受ESD保护二极管122、123的保护。裸片节点117通过焊接引线(bondwire)116连接到封装引线框112。封装引线框112连接到IC组件封装111的封装引脚115，封装引脚115连接到被测器件105(即PCB)上的被测节点130。
例如工业电路内(in-circuit)印刷电路板(PCB)测试仪这样的测试仪106将交流电(AC)激励电压101施加到DUT 105上的被测节点130。测试仪106连接到电容性传感探针102，电容性传感探针102具有传感器板103，传感器板103位于IC组件110的封装111上或靠近封装111，封装111的引脚115假设被连接到DUT 105的被测节点130。测量器件104测量从IC组件流到传感探针102的电流，该电流是由于封装111的引线框112和传感探针102的传感器板103之间的电容性耦合Cpkg而产生的。可以被集成在测试仪106本身中(如图所示)或者可以在远程计算机系统(未示出)上远程执行的软件108进行下文描述的测量。
当激励电压101比二极管半导体结122、123的拐点电压小时，电容性传感探针102将感知到等于Cpkg的电容。这是因为流过二极管122、123的电流是可忽略的。通过二极管的电流将随着激励电压向二极管拐点电压靠近而增加。一些二极管电流将通过裸片113和传感器板103之间的电容性耦合Cdie流向电容性传感探针102，而一些将通过电阻Rb121流回地。电阻Rb121可包括整体裸片、互连，等等。电容Cdie是在传感器板103和在二极管的另一侧的金属互连之间形成的电容。它的值将依赖于流过其AC阻抗的电流量。
图7示出了图6的测量系统的等价电路。二极管122和123被替换为可变电阻Rv124，因为二极管(这里使用了单数，因为在任意给定时刻，二极管122、123中只有一个能“导通”)实际上代表了对于电路而言的动态电阻——即随着激励电压增加，二极管电流增加得更快，因此导致动态电阻随着电压非线性地减小。在传感器板103处拾取的有效电容由下式表示Ceff=1Zpkg+1Zdie(RB||Zpkg(RB||Zpkg)+RV)]]>公式(2)等价电路的模拟结果在图8示出。
图8示出了Cpkg＝Cdie＝50fF时的模拟结果。Rv将随着二极管传导更多电流而减小。该数据证实了在Rv最小的区域电容最大。Rb的不同值的曲线族指示对于给定的二极管电流，大的整体电阻将导致较高的电容读数。
模拟结果已被对若干个实际器件上的多个引脚的实际电容性引线框测试所证实。图9示出了当电容性传感探针102的传感器板103被用来测量电压扫描时的器件电容时，代表一个特定引脚的结果的电容-电压(CV)曲线。图9的结果和先前的讨论是很重要的，因为(1)虽然特定器件引脚的电容-电压(CV)曲线看上去不像图2的传统IV曲线，但是该结果仍可被用来证实半导体结中存在电流，因为测得的有效电容是流过AC阻抗Cpkg和Cdie的电流的结果；(2)这些结果是特定于耦合到传感器板的IC组件中的(一个或多个)半导体结的。与传统的IV曲线方法不同，CV结果不受同一节点上的其他IC组件(具有它们自己的半导体)的影响。
观察到的行为和从其得出的结论在本发明中被用于配置电容性引线框测试参数109(图6)和确定在被测器件(DUT)的节点上是否存在电缺陷。图10示出了本发明的一般性方法30(优选地实现为测试软件108的一部分)，该方法用于配置对DUT 105的被测节点130的电容性引线框测试的电容性引线框测试参数109。一般地，为了配置用于DUT 105上的假设连接到DUT的组件的给定组件节点的被测节点的(一个或多个)电容性引线框测试参数109(图6)，方法30包括确定特定于给定组件节点的半导体结特性(步骤31)。测试的一个或多个参数109基于特定于给定组件节点的半导体结特性而被设置(步骤32)。例如，在测试期间要被施加到被测节点的激励电压109a(图6)的值可基于给定组件节点的半导体结特性而被设置(步骤33)。例如，对于该示例，假设图2和图9分别是得自于从同一组件节点(例如某个IC组件的同一引脚)获得的真实的测量的IV和CV曲线。特定于给定被测节点的激励电压109a(图6)可被设置为这样的值，使得与被测节点被假设连接到的组件节点上的激励电压相对应的电容值较高(即可由测试仪106测量)，但是却不会生成足够大的电流以至有损坏器件的危险。电流的值例如可以是小于会把半导体结置于饱和区域中的电流量，或者可以更高一些，以有意地将半导体结置于饱和区域内，但是仍处于已知低于结的最大安全电流(例如根据制造工艺参数确定)的电流水平上。
在另一示例中，可以设置(一个或多个)预期的测量测试限制109b，例如特定于给定组件节点的半导体结特性的预期电流和/或预期电容的(一个或多个)限制。所述(一个或多个)测试限制优选地被设置在电容-电压(CV)曲线的这样一个区域中，在该区域中，有效电容对于温度或激励电压的差异不敏感(或不太敏感)。例如，参考图9的CV曲线，25mV与375mV之间的范围内的激励电压值比375mV与550mV之间的范围内的激励电压值对于激励电压的改变更不敏感。
一旦基于给定组件节点的特定结特性设置了测试配置参数，就可能运行电容性引线框测试(步骤35)。
图11示出了用于确定特定于DUT的组件的给定组件节点的半导体结特性的本发明的一般性技术40。一般地，代表被测节点和电容性传感探针的板之间的电容的测量结果是从预定的源电压范围内的若干个输入源电压值获得的。在优选实施例中，输入源电压值从低于二极管拐点扫描到高于二极管拐点，从而获得对应的代表测得的电容的测量结果。在所示特定实施例中，技术40将激励电压设置为激励电压值的预定范围中的第一(例如最低)值(步骤41)。在优选实施例中，激励电压值的范围是从低于连接到组件的节点的(一个或多个)半导体结的二极管曲线的拐点变化到高于该拐点。选定的激励电压被施加到DUT的被测节点(步骤42)。于是获得代表电容性地耦合在被测节点和组件的节点之间的电容和/或电流的测量结果(步骤43)。然后选择激励电压的范围中的下一电压值(步骤44)，处理(步骤42到44)被重复，直到与激励电压的所有值相对应的测量结果都已被获得。于是，用于测试被假设连接到给定组件节点的被测节点的配置参数可从收集到的结特性测量结果(在步骤41到44收集的)被确定和/或计算(通过图10的方法30)。但是，可选地和优选地，在步骤45和46分别绘制电流-电压(IV)曲线和/或电容-电压(CV)曲线。IV曲线和/或CV曲线允许测试软件108更简单地确定二极管拐点的位置以及特定于给定组件节点的电容性敏感和不敏感区域。
图12示出了用于对用于测试假设被连接到DUT的组件的给定组件节点的被测节点的(一个或多个)测试测量限制进行优化的一般性技术50。如图所示，基于给定组件节点的特定半导体结特性来确定某个范围的测试激励电压上的电容性测量的敏感度(步骤51)。敏感度例如可从特定于给定组件节点的半导体结的CV曲线确定。在这一点上，低敏感度的区域对应于CV曲线的平坦区域(0斜率)，而高敏感度的区域对应于CV曲线的由非零斜率表征的区域(即电容随着激励电压的小改变而显著改变)。目标测试激励电压处的电容性测量的敏感度是基于给定组件节点的特定半导体结特性来确定的(步骤52)。在优选实施例中，测试软件108使用获得的测量结果或其导出结果作为CV曲线中的数据点来生成CV曲线。例如，在生成给定组件节点的CV曲线之后，测试软件108可从曲线上与目标激励电压相对应的点处的曲线斜率来确定目标激励电压处对给定组件节点的电容性测量的敏感度(步骤53)。
如果目标激励电压在电容性敏感的区域中(在步骤54确定)，则目标测试激励电压必定靠近半导体结IV曲线的正向传导拐点，因为电容和电流是直接相关的。因此，组件的节点有可能显示出增大的对温度的敏感度，因为内部半导体结传导更多电流。(注意如果例如测试限制是在温度不同于制造测试温度的测试调试期间设置的，则温差将会很明显)。当给定与目标测试激励电压处的给定组件节点的电容性敏感度有关的信息时，测试软件108可放宽预期的(一个或多个)测试测量限制(步骤55)，以避免由于例如温差等状况导致误诊断故障。如果节点的电容性敏感度很低(即激励电压改变很小时，电容改变也很小)，则测试软件108可缩小预期的(一个或多个)测试测量限制(步骤56)以确保更高的准确度。
可在运行任何测试之前对所有被测节点执行图12的方法50。或者，例如为了节约预测试执行时间，可仅对最初没有通过第一轮测试的被测节点执行方法50，其中第一轮测试包括使用用于所有被测节点的预定通用激励电压值来运行测试。从对应于“未通过”的被测节点的CV曲线确定出的测量敏感度可被用来调节激励电压，以提高电容测量读数，从而获得对第一轮测得电容值的读数过低(即不在测试限制内的)的节点的测试覆盖。
很明显，还可通过优化测试电压激励来优化用于器件的每个被测节点的(一个或多个)测试测量限制。如上所述，通过相比于任何获得的噪声增加，以较高的比例提高测得的电容值，从而提高了测量结果信噪比(SNR)。作为对DUT的所有节点的默认规则，现有技术测试系统总是停留在某个预定激励电压电平以下。例如利用被假设连接到DUT的被测节点的组件的每个组件节点的IV和/或CV曲线的关于结特性的知识允许测试软件108在停留在对温度和电压不敏感的区域中以防止(一个或多个)半导体结导通的同时将激励电压信号101最大化。
替换优化预期的测试测量限制，或除了优化预期的测试测量限制以外，测试软件108还可基于给定组件节点的半导体结特性来调节或优化目标激励电压，从而通过增大测得的电容值来提高或最大化测量结果的信噪比(SNR)，以允许测试系统即使在背景噪声很高时也能检测到电容的改变。图13示出了用于对在对假设被连接到DUT的组件的给定组件节点的被测节点的测试期间要被施加的目标激励电压进行优化的方法60。作为规则，一种想法是导通半导体结直至足以获得通过给定组件节点到电容性传感探针的传感器板的充足电容性电流耦合，而不会实际上完全导通(一个或多个)半导体结以致足以面临内部电路损坏的危险。因此，这种想法是，在二极管曲线的拐点以上以便获得用于测试仪检测的充足电流，但是仍在最大结电流限制以下(例如通过选择结的饱和区域以下的电流水平)以便确保电流不会损坏DUT的组件的内部电路。在方法60中，基于给定组件节点的特定半导体结特性来确定特定于半导体结的二极管曲线的拐点(步骤61)。在优选实施例中，测试软件108使用获得的测量结果或其导出结果作为IV曲线中的数据点来生成IV曲线。例如，在针对组件的特定节点生成IV曲线之后，测试软件可确定作为IV曲线的开始在电流上显著增加的部分的曲线拐点区域。
一旦知道了组件的节点上的(一个或多个)半导体结的二极管拐点，就可以将连接到组件的节点的多个节点的测试激励电压设置为高于二极管拐点但低于连接到节点的(一个或多个)半导体结的最大电流限制的值(步骤62)。
图14示出了用于对在对假设被连接到组件的节点的被测节点的测试期间要被施加的目标激励电压进行优化的替换方法70。在方法70中，基于给定组件节点的特定半导体结特性来确定与较高电容测量结果相对应的电压范围(步骤71)。在优选实施例中，测试软件108使用获得的测量结果或其导出结果作为电容-电压(CV)曲线中的数据点来生成CV曲线。例如，在针对组件的特定节点生成CV曲线之后，测试软件108可确定CV曲线中电容比其他部分高的部分。例如，参考图9，在高于375mV的激励电压范围中，组件节点的电容高于与低于375mV的激励电压范围相对应的电容。
一旦知道了导致组件的节点上的较高电容的激励电压值，就可以将用于假设被连接到DUT的组件的给定组件节点的被测节点的测试激励电压109a设置为以下激励电压值之一所述激励电压值将产生具有充足的测量结果信噪比(SNR)的电容读数，并且优选地不大于被认为是足以在没有假未通过(false failure)或假通过(false non-failure)的情况下获得准确的测量结果的激励电压值。
图15示出了用于对在对假设被连接到组件的节点的被测节点的测试期间要被施加的目标激励电压进行优化的替换方法90。在方法90中，基于给定组件节点的特定半导体结特性来确定与较高的电容测量结果相对应的电压范围。在优选实施例中，测试软件108使用获得的测量结果或其导出结果作为电容-电压(CV)曲线的数据点来生成CV曲线。一旦已知导致组件的节点上的高相对电容的激励电压值的范围，就将用于假设被连接到DUT的组件的给定组件节点的被测节点的测试激励电压设置为该范围内的一个激励电压值，但是该值低于(一个或多个)结的饱和区域(优选地朝着激励电压范围的与CV曲线上的较高电容相对应的较低端)(步骤92)。
图16示出了用于运行电容性引线框测试的一般性方法80。如图所示，为了运行电容性引线框测试，基于DUT的被测节点假设被连接到的组件的节点的半导体结特性来配置测试参数(步骤81)。电容性传感探针的传感器被放置在DUT的组件上或其附近(步骤82)，所述组件具有DUT的被测节点假设被连接到的给定组件节点。然后，被指派给被测节点的激励电压(例如根据组件的组件节点的特定半导体结特性确定)被施加到DUT的被测节点(步骤83)。获得代表组件和电容性传感探针的传感器之间的电容的测量结果(步骤84)。获得的测量结果或其导出结果被与由预期的测试测量限制限定的预期值和/或某个范围的预期值相比较(步骤85)。如果获得的测量结果或其导出结果与预期值匹配或在预期测试测量结果限制之内(在步骤86确定)，则DUT上的被测节点和给定组件节点之间的路径的电连通性是完好的，并且作出这样的指示(步骤87)。
如果获得的测量结果或其导出结果不与预期值匹配或不在预期的测试测量限制之内，则可以指示开路(或短路或其他缺陷)(步骤88)。
可选地，利用关于被测节点假设被连接到的每个组件节点的特定半导体结特性(例如单个CV曲线)的知识，可以改善对被测节点的某些缺陷的测试。与在传统的电容性引线框测试(寻找测得的电容中的下降以确定存在开路)中不同，可在多于一个激励电压处测试电容下降。由于电容下降是由于添加了小的串联电容而非连接造成的，因此有时候由于器件几何结构和/或电容性开路的实际值等原因，好的测试电容值与指示缺陷的电容值之间的差很小。小的差可能导致混淆测试诊断，而且可能从而导致经常发生假未通过和/或假通过。诊断软件可通过对CV曲线上具有宽的测得电容间隔的不同点处进行两次(或更多次)测试来改善对开路的检查。由于当器件半导体结传导电流时增加的电容，好值和开路值之间的差增大了。该步骤仅可在标准单个测量测试失败时，作为证实失败的方法而被采用。这允许测试软件设置较紧的测试限制来在不增加假不通过和/或假通过率的情况下探测到更多开路。
依赖于测得的电容是否增加，可以得出关于节点或接合的各种特性的结论。例如，不平坦的CV曲线证实在被测器件的引脚的半导体结中存在电流。这意味着从测试仪到器件裸片中的引脚半导体结的所有连接都是好的。这些连接不仅包括作为电容性引线框测试的一般对象的器件封装到PCB连接(即“接合”)，还包括引线框112与器件内部的裸片之间的焊接引线116连接。这一事实改善了测试软件108的诊断覆盖。图17示出了方法200，用于检测被测节点(例如PCB上的电接触焊盘或迹或IC的引脚)与安装在PCB上的组件的内部节点(例如IC的裸片上的节点)之间的电路径上的开路缺陷，以确保被测节点和内部组件节点之间的路径中的所有节点的电完好性(例如确保焊接引线116被正确地连接到组件的内部节点和组件封装引线框112，并且引脚被正确地连接在组件封装引线框112和PCB上的节点之间)。如图所示，方法200包括以下步骤将电容性传感探针的传感器仅放置在包含内部组件节点的组件上方(步骤201)；将激励电压设置为一组电压值中的第一值(步骤202)，将激励电压施加到器件的被测节点(步骤203)；获得代表内部组件节点与电容性传感探针的传感器之间的电容和/或电流的电容性耦合信号(步骤204)；对一组电压值中的至少一个额外的激励电压值重复该处理，其中至少一个获得的测量结果与低于内部组件节点的二极管拐点的激励电压值相对应，并且至少一个获得的测量结果与高于内部组件节点的二极管拐点的激励电压值相对应(但是低于最大电流限制)(步骤205，接着是步骤202到205)；确定由获得的测量结果代表的电容一电压(CV)曲线和/或电流一电压(IV)曲线是否不平坦，即(一条或多条)曲线是否显示出电容和/或电流的增加(步骤206)；如果(一条或多条)曲线显示出电容和/或电流的增加，则这指示被测节点与内部组件节点之间的电路径的连通性是完好的(步骤207)，或者如果(一条或多条)曲线没有显示出电容和/或电流的增加，则这指示沿着被测节点与内部组件节点之间的电路径存在连通性缺陷(208)。图17的方法200不仅可被用来确定IC引脚或焊盘连接到基板或PCB之间的电连通性，还可以用来确定引脚、引线框、焊接引线和IC组件的内部节点之间的整个路径的电连通性。此外，如果智能地选择激励电压值，使其包括预期将导致很宽的电容读数差的测量结果(例如选择包括一个低于内部节点结的二极管拐点的激励电压值和一个高于内部节点结的二极管拐点的激励电压值的激励电压值)，则通过仅在两次测量中使用该方法来获得电连通性。
此外，由于通过到仅被放置在该特定器件上的传感板的电容来完成传感，因此由于改变激励电压而观察到的增加的电容只能被归因于通过该特定器件的耦合。因此，这排除了连接到该节点的其他器件对测量结果有贡献的可能性，从而排除了一个误差源并给出了更可靠的结果。
因此，如果测得的电容增加，则测试软件108可被配置为得到节点或接合的完好性很好(即不存在开路)的结论，相反，如果测得的电容不增加，则可以得到节点或接合的完好性不好(即存在开路)的结论。
当前的测试开发技术需要已知好板(KGB)用于测试的调试阶段。在调试期间，软件测量要被测试的器件，并基于测量结果设置测试限制。但是，创建已知好板可能是有问题的，因为每个被测节点都必须被测试和在预测的测试限制内被确定为好。但是，当前的测试软件技术不包括预测已知好测试值应当是什么的任何方法，因此在调试期间不知道特定被测节点好不好。如果在KGB中存在某些缺陷，则测试软件可能会不正确地设置限制，或者由于测量信号相比于系统噪声的SNR而不必要地确定某些引脚是不可测试的。本发明通过将测试软件设计为寻找被测节点的CV曲线中的电压敏感型测量结果的存在，然后对应地设置测试限制和/或激励电压，从而排除了这一局限性。如前所述，电压敏感型测量结果可从CV曲线检测，因为CV曲线将示出当半导体结导通和传导更多电流时测量结果的改变。
本领域的技术人员将理解，这里描述和示出的本发明的方法和装置可在软件、固件或硬件或其任意合适组合中实现。优选地，为了低成本和灵活性考虑，所述方法和装置在软件中实现。因此，本领域的技术人员将理解本发明的方法和装置可由其中执行指令的计算机或微处理器进程实现，所述指令被存储在计算机可读介质上以用于执行，并且由任何合适的指令处理器执行。但是，也考虑了替换实施例，它们也在本发明的精神和范围中。
虽然为了说明的目的公开了本发明的优选实施例，但是本领域的技术人员将理解在不脱离本发明的在所附权利要求中公开的范围和精神的情况下可作出各种修改、添加和减少。
权利要求
1.一种用于配置被测器件的相异电容性引线框测试的参数的方法，包括确定特定于被测器件的组件的给定组件节点的半导体结特性，所述被测器件的被测节点被假设连接到所述给定组件节点；基于特定于所述给定组件节点的半导体结特性来设置测试参数。
2.如权利要求1所述的方法，其中所述用于确定特定于给定组件节点的半导体结特性的步骤包括对于预定的激励电压值的范围中的多个激励电压值中的每一个将相应的激励电压施加到所述被测节点；以及当所述相应的激励电压被施加到所述被测节点时，获得对应的代表电容性传感探针的传感器与所述给定组件节点之间的电容的相应的测量结果。
3.如权利要求2所述的方法，其中所述多个激励电压值的范围是从低于所述给定组件节点的对应预期二极管曲线的拐点到高于所述拐点。
4.如权利要求2所述的方法，还包括以下步骤基于所获得的测量结果来生成电流-电压曲线和/或电容-电压曲线。
5.如权利要求1所述的方法，其中所述用于设置测试参数的步骤包括设置特定于所述给定组件节点的半导体结特性的一个或多个预期的测试测量限制。
6.如权利要求5所述的方法，其中所述一个或多个预期的测试测量限制被设置为一个或多个相应的值，从而使所述一个或多个预期的测试测量限制对于在所述被测节点的测试期间被施加到所述被测节点的温度和/或激励电压的差不太敏感。
7.如权利要求5所述的方法，其中所述用于设置一个或多个预期的测试测量限制的步骤包括以下步骤基于所述给定组件节点的半导体结特性，确定给定组件节点在目标测试激励电压处的电容性测量的敏感度；以及基于确定出的所述电容性测量的敏感度设置所述一个或多个预期的测试测量限制。
8.如权利要求7所述的方法，其中所述基于确定出的所述电容性测量的敏感度来设置所述一个或多个预期的测试测量限制的步骤包括如果所述确定出的电容性测量的敏感度高，则放宽所述一个或多个预期的测试测量限制；如果所述确定出的电容性测量的敏感度低，则缩小所述一个或多个预期的测试测量限制。
9.如权利要求7所述的方法，其中所述用于确定所述给定组件节点的电容性敏感度的步骤包括确定目标激励电压处的电容-电压曲线的斜率，所述电容-电压曲线代表所述给定组件节点的半导体结特性。
10.如权利要求9所述的方法，其中所述用于基于确定出的所述电容性测量的敏感度来设置所述一个或多个预期的测试测量限制的步骤包括如果所述确定出的电容性测量的敏感度高，则放宽所述一个或多个预期的测试测量限制；如果所述确定出的电容性测量的敏感度低，则缩小所述一个或多个预期的测试测量限制。
11.如权利要求1所述的方法，其中所述用于设置测试参数的步骤包括基于特定于所述给定组件节点的半导体结特性来设置要被施加到所述被测节点测试激励电压。
12.如权利要求11所述的方法，其中所述用于设置测试激励电压的步骤包括以下步骤将所述测试激励电压设置为这样的测试激励电压值，根据所述给定组件节点的特定半导体结特性，所述测试激励电压将导致对应的较高电容值。
13.如权利要求11所述的方法，其中所述用于设置测试激励电压的步骤包括以下步骤将所述测试激励电压设置为这样的测试激励电压值，根据所述给定组件节点的特定半导体结特性，所述测试激励电压将导致具有较高信噪比的测量结果。
14.如权利要求11所述的方法，其中所述用于设置测试激励电压的步骤包括以下步骤基于所述获得的测量结果来确定电流-电压曲线的拐点；将用于所述被测节点的所述测试激励电压设置为高于所述电流-电压曲线的拐点的电压值。
15.如权利要求14所述的方法，其中所述电压值低于与连接到所述给定组件节点的一个或多个半导体结相关联的预定的最大电流限制。
16.如权利要求14所述的方法，其中所述电压值低于连接到所述给定组件节点的一个或多个半导体结的饱和区域。
17.如权利要求1所述的方法，还包括以下步骤使用基于特定于所述给定组件节点的半导体结特性设置的测试参数来对所述被测节点运行电容性引线框测试。
18.如权利要求17所述的方法，其中所述用于运行电容性引线框测试的步骤包括基于所述给定组件节点的半导体结特性来配置特定于所述被测节点的一个或多个测试参数；将电容性传感探针的传感器置于所述被测器件的所述组件上或在该组件附近；将激励电压施加到所述被测器件的所述节点；以及获得代表所述组件和所述电容性传感探针的传感器之间的电容的测量结果。
19.如权利要求18所述的方法，还包括以下步骤将所述获得的测量结果或其导出结果与预期的值和/或一个或多个预期的测试测量限制进行比较；如果所述获得的测量结果或其导出结果与所述预期的值相匹配和/或在所述预期的测试测量限制之内，则指示所述被测节点电连接到所述给定组件节点；以及如果所述获得的测量结果或其导出结果与所述预期的值不匹配和/或不在所述预期的测试测量限制之内，则指示所述被测节点与所述给定组件节点之间的连接是电开路的。
20.一种用于确定沿着电子器件的被测节点与安装在所述电子器件上的组件的内部组件节点之间的电路径的电连通性的方法，该方法包括以下步骤将电容性传感探针的传感器仅置于包含所述内部组件节点的组件上方；将激励电压设置为一组电压值中的一个值；将所述激励电压施加到所述器件的所述被测节点；获得代表所述内部组件节点与所述电容性传感探针的传感器之间的电容和/或电流的电容耦合信号测量结果；对于所述一组电压值中的至少一个额外的激励电压值重复所述设置步骤到所述获得步骤，其中所述一组电压值包括这样的值，所述值的对应测量结果被预期为导致电容测量结果中的很宽的差；确定由获得的电容耦合信号测量结果代表的电容-电压曲线和/或电流-电压曲线是否平坦；以及如果所述电容-电压曲线和/或所述电流-电压曲线显示出电容和/或电流增加，则指示沿所述电子器件的所述被测节点与所述组件的内部组件节点之间的电路径的电连通性是完好的，或者如果所述电容-电压曲线和/或所述电流-电压曲线未显示出电容和/或电流增加，则指示沿所述电子器件的所述被测节点与所述组件的内部组件节点之间的电路径的电连通性是有缺陷的。
21.如权利要求20所述的方法，其中所述电压值的范围是从低于所述内部组件节点的对应预期二极管曲线的拐点到高于该拐点。
22.一种用于验证被测器件的方法，该方法包括以下步骤对于每个被测节点确定沿着相应的被测节点与每个假设被连接到所述被测节点的组件节点之间的电路径的电连通性；以及如果对于每个被测节点与假设被连接到所述被测节点的每个组件节点之间的所有电路径都存在电连通性，则将所述被测器件分类为好。
23.如权利要求22所述的方法，还包括以下步骤指示与每条不具有电连通性的在每个相应的被测节点与假设被连接到所述相应的被测节点的每个组件节点之间的电路径相关联的缺陷。
24.如权利要求22所述的方法，其中所述用于确定沿所述各个被测节点和假设被连接到所述被测节点的每个组件节点之间的电路径的电连通性的步骤包括将激励电压设置为一个范围内的电压值中的一个值；将所述激励电压施加到所述器件的所述被测节点；获得代表所述被测节点与所述电容性传感探针的传感器之间的电容和/或电流的电容耦合信号测量结果；对于所述范围的电压值中的至少一个额外的激励电压值重复所述设置步骤到所述获得步骤，其中获得的电容耦合信号测量结果中的至少一个与低于所述内部组件节点的二极管拐点的电压值相对应，获得的电容耦合信号测量结果中的至少一个与高于所述内部组件节点的二极管拐点的电压值相对应；确定由所述获得的电容耦合信号测量结果代表的电容-电压曲线和/或电流-电压曲线是否不平坦；以及如果所述电容-电压曲线和/或所述电流-电压曲线显示出电容和/或电流增加，则指示沿所述电子器件的所述被测节点与所述组件的内部组件节点之间的电路径的电连通性是完好的，或者如果所述电容-电压曲线和/或所述电流-电压曲线未显示出电容和/或电流增加，则指示沿所述电子器件的所述被测节点与所述组件的内部组件节点之间的电路径的电连通性是有缺陷的。
25.如权利要求24所述的方法，其中所述电压值的范围从低于所述内部组件节点的对应预期二极管曲线的拐点到高于该拐点。
26.一种用于确定被测器件的被测节点与所述被测器件的组件的给定组件节点之间的电连通性的方法，所述方法包括以下步骤将电容耦合探针的传感器放在所述被测器件的组件上或靠近所述被测器件的组件；获得代表所述被测节点与所述传感器之间的对应电容值的多个测量结果，所述多个测量结果中的每一个相应的测量结果与被施加到所述被测器件的所述被测节点的多个不同激励电压中的相应的一个对应。
27.如权利要求26所述的方法，其中被施加到所述被测器件的所述被测节点的所述多个不同的激励电压包括这样的电压电平，所述电压电平的范围从低于连接到所述给定组件节点的半导体结的二极管拐点到高于该拐点。
28.如权利要求27所述的方法，还包括基于获得的多个测量结果，确定所述被测器件的所述被测节点与所述给定组件节点之间是否存在开路连接。
29.如权利要求28所述的方法，其中所述用于确定所述被测器件的所述被测节点与所述给定组件节点之间是否存在开路连接的步骤包括如果由所述多个测量结果代表的对应电容值随着对应的激励电压值增加而增加，则确定不存在开路连接。
30.如权利要求29所述的方法，其中所述用于确定不存在开路连接的步骤包括获得在低于连接到所述给定组件节点的半导体结的二极管拐点的激励电压处的第一测量结果；获得在高于连接到所述给定组件节点的半导体结的二极管拐点的激励电压处的第二测量结果；比较所述第一测量结果和所述第二测量结果；如果所述第一测量结果与所述第二测量结果之间的差比预定的测试限制宽，则确定不存在开路连接。
31.如权利要求28所述的方法，其中用于确定所述被测器件的所述被测节点与所述给定组件节点之间是否存在开路连接的步骤包括如果由所述多个测量结果代表的对应电容值不随着对应的激励电压值增加而增加，则确定存在开路连接。
32.如权利要求31所述的方法，其中所述用于确定存在开路连接的步骤包括获得低于连接到所述给定组件节点的半导体结的二极管拐点的激励电压处的第一测量结果；获得高于连接到所述给定组件节点的半导体结的二极管拐点的激励电压处的第二测量结果；比较所述第一测量结果和所述第二测量结果；如果所述第一测量结果与所述第二测量结果之间的差比预定的测试限制低，则确定存在开路连接。
33.如权利要求26所述的方法，其中所述被测器件的所述被测节点连接到所述被测器件的一个或多个额外的组件，但是所述多个测量结果仅代表所述电容性传感探针的传感器与所述给定组件节点之间的电容。
34.如权利要求26所述的方法，还包括以下步骤基于所述获得的多个测量结果，生成由所述多个针对激励电压的测量结果代表的电容的电容-电压曲线，所述电容-电压曲线特定于所述给定组件节点。
35.如权利要求34所述的方法，还包括以下步骤基于所述电容-电压曲线，设置用于确定所述被测节点之间是否存在开路连接的测试的测试限制。
36.如权利要求34所述的方法，还包括以下步骤基于所述电容-电压曲线，设置用于测试所述被测器件的所述被测节点的目标激励电压。
37.如权利要求34所述的方法，还包括以下步骤基于所述电容-电压曲线，确定连接到所述给定组件节点的半导体结的电容性敏感的第一激励电压范围；基于所述电容-电压曲线，确定与连接到所述给定组件节点的半导体结的二极管拐点相对应的第二激励电压范围；以及在所述第一激励电压范围之外并且在所述第二激励电压范围之上设置用于测试所述被测器件的所述被测节点的测试激励电压。
38.如权利要求34所述的方法，还包括以下步骤基于所述电容-电压曲线，确定连接到所述给定组件节点的半导体结的电容性不敏感的激励电压范围；以及将用于测试所述被测器件的所述被测节点的测试激励电压设置为所述激励电压范围内的值。
39.如权利要求26所述的方法，还包括以下步骤基于所述获得的多个测量结果，确定连接到所述给定组件节点的半导体结的电容性敏感的激励电压范围；以及基于确定出的电容性敏感的激励电压范围，设置用于确定所述被测结点之间是否存在开路连接的测试的测试限制。
40.如权利要求26所述的方法，还包括以下步骤基于所述获得的多个测量结果，确定与连接到所述给定组件节点的半导体结的二极管拐点相对应的激励电压范围；以及将用于测试所述被测器件的所述被测节点的测试激励电压设置为高于所述二极管拐点的激励电压范围。
41.如权利要求26所述的方法，还包括以下步骤基于所述获得的多个测量结果，确定连接到所述给定组件节点的半导体结的电容性敏感的第一激励电压范围；基于所述获得的多个测量结果，确定与连接到所述给定组件节点的半导体结二极管拐点相对应的第二激励电压范围；以及在所述第一激励电压范围之外并且在所述第二激励电压范围之上设置用于测试所述被测器件的所述被测节点的测试激励电压。
42.如权利要求26所述的方法，还包括以下步骤基于所述电容-电压曲线，确定连接到所述给定组件节点的半导体结的电容性不敏感的激励电压范围；以及将用于测试所述被测器件的所述被测节点的测试激励电压设置在所述激励电压范围之内。
全文摘要
本发明提供了使用内部半导体结来辅助非接触型测试的方法。利用关于特定于连接到被测器件的被测节点的被测器件的节点的半导体结特性的知识，改善了电容性引线框测试技术。
文档编号G01R31/28GK1892243SQ20061009074
公开日2007年1月10日 申请日期2006年6月28日 优先权日2005年6月29日
发明者迈伦·J·斯楚内德尔, 埃迪·威廉姆森 申请人:安捷伦科技有限公司