专利名称：具有自行对准接触窗的存储器元件的制造方法及结构的制作方法
技术领域：
本发明是有关于一种具有自行对准接触窗(Self-Aligned Contact，SAC)的半导体元件的制造方法及结构，且特别是有关于一种具有自行对准接触窗的存储器元件的制造方法及结构。
背景技术：
目前极大规模集成电路(ULSI)工艺分辨率已经发展到0.18微米以下，即深度对宽度或直径的比例愈来愈大，金属和半导体的接触窗也愈来愈小，因此要如何克服愈来愈小的线宽，防止接触窗发生对准失误(Misalignment)，已成为半导体业界的研发重点。
为了克服愈来愈小的线宽以及防止接触窗发生对准失误，通常许多半导体元件会采用自行对准接触窗的设计。特别是在闪存元件中，将基底中的源极/漏极与形成在基底上方的位线电性连接的方式，通常都是使用自行对准接触窗的设计。
因此，公知自行对准接触窗是形成在两相邻的栅极结构之间，并且与栅极结构两侧的基底中的源极/漏极电性接触。
然而，在闪存元件中，还未有人提出将自行对准接触窗应用于其中，即将自行对准接触窗形成在两相邻的控制栅极之间，并贯穿位于两控制栅极之间底下的介电层，而与基底中的位线电性接触，借以使位线能与外界的电路电性连接。
发明内容
因此，本发明的目的就是提供一种具有自行对准接触窗的存储器元件的制造方法及结构，以将自行对准接触窗的设计应用于闪存元件中，而使基底中的位线与外界的电路电性连接。
本发明的再一目的是提供一种具有自行对准接触窗的半导体元件的制造方法及结构，以提供另一种自行对准接窗的结构与应用。
本发明提出一种具有自行对准接触窗的存储器元件的制造方法，此方法首先在一基底上形成数条第一堆栈层，其中每一第一堆栈层是由一栅介电层以及一导电层所构成，此第一堆栈层的导电层上更可以形成一顶盖层，以保护导电层。之后，在每一第一堆栈层两侧的基底中分别形成一位线，再于第一堆栈层之间填入一第一介电层。在此，倘若第一堆栈层使用具有顶盖层的设计，则在填入第一介电层之后，需将顶盖层一并去除。之后，以垂直于位线的方向图案化堆栈层的导电层，以形成数个浮置栅极，接着再于浮置栅极之间填入一第二介电层。接续，在相同一列的浮置栅极上形成一第二堆栈层，其中每一第二堆栈层是由一介电薄层、一控制栅极以及一顶盖层所构成。之后，在第二堆栈层的侧壁形成间隙壁，再于基底上形成一第三介电层，覆盖第二堆栈层。在此，间隙壁与顶盖层的蚀刻速率低于第三介电层以及第一介电层的蚀刻速率。而后，图案化第三介电层与第一介电层，以在两相邻的第二堆栈层之间形成一自行对准接触窗开口，暴露出对应的位线，之后在自行对准接触窗开口中填入一导电材料，即形成一自行对准接触窗，其中此自行对准接触窗形成在两相邻的第二堆栈层之间，且此自行对准接触窗由第二堆栈层上方的第三介电层贯穿第一介电层而与基底中的位线电性接触。
本发明并提出一种具有自行对准接触窗的半导体元件的制造方法，此方法首先提供一基底，其中基底上已形成有一导电结构，且导电结构上已形成有一第一介电层。之后，在第一介电层上形成数个栅极结构，其中每一栅极结构由一介电薄层、一栅极导电层以及一顶盖层所构成，并且在每一栅极结构的侧壁形成一间隙壁。接着，在基底上形成一第二介电层，覆盖栅极结构。随后，图案化第二介电层以及第一介电层，以在两相邻的栅极结构之间形成一自行对准接触窗开口，暴露出第一介电层底下的导电结构。之后再于自行对准接触窗开口中填入一导电材料，以形成一自行对准接触窗。
本发明又提出一种具有自行对准接触窗的半导体元件，此元件包括一第一介电层、数个栅极结构、一间隙壁、一第二介电层以及一自行对准接触窗。其中，第一介电层配置在一基底上，栅极结构配置在第一介电层上，且每一栅极结构具有一介电薄层、一栅极导电层以及一顶盖层。间隙壁配置在栅极结构的侧壁。而第二介电层覆盖第一介电层以与栅极结构。自行对准接触窗则是位于两相邻的栅极结构之间的第一介电层以及第二介电层中。换言之，自行对准接触窗是位于两相邻的栅极结构之间，且由栅极结构上方的第二介电层贯穿第一介电层。
本发明的自行对准接触窗形成于两相邻栅极结构之间，并且贯穿两相邻栅极结构之间底下的介电层，而与介电层下方的导电结构电性接触。因此，本发明提供了一种不同于公知自行对准接触窗的结构，且此自行对准接触窗可以应用于闪存元件中。
图1至图7是依照本发明一较佳实施例的具有自行对准接触窗的存储器元件的制造流程俯视图；图1A是图1中由A-A’的剖面示意图；图2A与图2B是图2中由A-A’与B-B’的剖面示意图；图3A与图3B是图3中由A-A’与B-B’的剖面示意图；图4A至图4C分别是图4中由A-A’、B-B’与C-C’的剖面示意图；图5A至图5C分别是图5中由A-A’、B-B’与C-C’的剖面示意图；图6A至图6C分别是图6中由A-A’、B-B’与C-C’的剖面示意图；图7A至图7C分别是图7中由A-A’、B-B’与C-C’的剖面示意图；图8是接续在图7C之后的剖面示意图。
100基底102位线104栅介电层106、106a导电层(浮置栅极)108、118顶盖层
110、120堆栈层112、114、124介电层115ONO层116控制栅极122间隙壁125光阻层126自行对准接触窗开口128自行对准接触窗具体实施方式
图1至图7所示，其为依照本发明一较佳实施例的具有自行对准接触窗的存储器元件的制造流程俯视图，其中在图1至图7中，由A-A’的剖面处的图式如其相同图标编号的A图所示，由B-B’的剖面处的图式如其相同图标编号的B图所示，由C-C’的剖面处的图式如其相同图标编号的C图所示。
请参照图1与图1A，首先在一基底100上形成长条状的堆栈层110，其中堆栈层110是由栅介电层104、导电层106以及顶盖层108所构成。在一较佳实施例中，栅介电层104的材质例如是氧化硅，导电层106的材质例如是多晶硅，而顶盖层108的材质例如是氮化硅。
接着，以堆栈层110为植入罩幕进行一离子植入步骤，以在堆栈层110两侧的基底100中形成位线102。
之后，请参照图2、图2A与图2B，在堆栈层110之间的基底100上填入介电层112，其中介电层112的材质例如是氧化硅，且形成介电层112的方法例如是先沉积一介电材料层(未绘示)并覆盖堆栈层110之后，再以化学机械研磨法或回蚀刻法平坦化此介电材料层，直到将堆栈层110的顶盖层108移除，而暴露出其导电层106。
随后，以垂直于位线102的方向图案化导电层106，而形成数个浮置栅极106a。
请参照图3、图3A与图3B，在浮置栅极106a之间的基底100上填入介电层114，其中介电层114的材质例如是氮化硅，且形成介电层114的方法例如是先沉积一介电材料层(未绘示)并覆盖浮置栅极106a以及介电层112之后，再以化学机械研磨法或回蚀刻法平坦化此介电材料层，直到浮置栅极106a与介电层112暴露出来。
接着，请参照图4、图4A、图4B与图4C，在相同一列的浮置栅极106a上形成一长条状堆栈层120，其中，堆栈层120是由一介电薄层115、一控制栅极116以及一顶盖层118所构成。在一较佳实施例中，介电薄层115例如是氮化硅层、氧化硅-氮化硅(ON)层或是氧化硅-氮化硅-氧化硅(ONO)堆栈层，控制栅极116例如是多晶硅层或是多晶硅与金属硅化物堆栈层，而顶盖层118的材质例如是氮化硅。
之后，请参照图5、图5A、图5B与图5C，在堆栈层120的两侧形成间隙壁122，其中间隙壁122的材质例如是氮化硅，且形成间隙壁122的方法例如是先于上述所形成的结构上形成一共形材料层(未绘示)之后，再回蚀刻此共形材料层，即可在堆栈层120的侧壁形成间隙壁122。
请参照图6、图6A、图6B与图6C，在基底100的上方形成一介电层124，覆盖堆栈层120，其中介电层124的材质例如是氧化硅。
之后，请参照图7、图7A、图7B与图7C，在介电层124的上方形成一图案化的光阻层125，暴露出预定形成自行对准接触窗之处。之后，进行一蚀刻工艺，以移除未被光阻层125覆盖的介电层124以及介电层112，而形成一自行对准接触窗开口126，暴露出位线102。在此，开口126系形成在两相邻的堆栈层120之间，且由于顶盖层118与间隙壁122的蚀刻速率相较于介电层124与介电层112的蚀刻速率低，因此顶盖层118与间隙壁122在此蚀刻步骤中可保护控制栅极116以及介电薄层115免于遭到侵蚀，因此，光阻层125的开口图案尺寸可以开得大一些，而所形成的开口126会自行对准的形成在两相邻的堆栈层120之间，因此此开口126为一自行对准接触窗开口。
接着，请参照图8，其接续于图7C之后的剖面图。在开口126中填入一导电材料，即形成一自行对准接触窗128。在此，所形成的自行对准接触窗128形成在两相邻的堆栈层120之间，且由堆栈层120上方的介电层120贯穿两堆栈层120之间底下的介电层112，而与底下的位线102电性接触，以使位线102能与外界的电路电性连接。
因此，本发明的闪存元件包括基底100、位线102、栅介电层104、浮置栅极106a、介电层112、介电薄层115、控制栅极116、顶盖层118、间隙壁122、介电层124以及自行对准接触窗128。
其中，位线102位于基底100中，且浮置栅极106a配置在位线102之间的基底100上，而栅介电层104配置在浮置栅极106a与基底100之间。
介电层112形成在浮置栅极106a之间的基底100上，即位线102上方的基底100上。而介电薄层115、控制栅极116与顶盖层118堆栈于相同一列的浮置栅极106a上，且介电薄层115、控制栅极116与顶盖层118三层所延伸的方向与位线102的方向垂直。
介电层124配置在基底的上方，覆盖顶盖层118以及介电层112。而自行对准接触窗128位于两相邻的控制栅极116之间的介电层124与介电层112中，且与位线102电性接触。换言之，自行对准接触窗128位于两相邻的控制栅极116之间，并且由两控制栅极116上方的介电层124贯穿两控制栅极116下方的介电层112，而与底下的位线102电性接触。
在上述实施例中，以具有自行对准接触窗的闪存元件为例以详细说明，但并非限定此自行对准接触窗只能用于闪存元件，本发明的自行对准接触窗亦可以应用在任何适用的半导体元件中。
权利要求
1.一种具有自行对准接触窗的存储器元件的制造方法，其特征是，该方法包括在一基底上形成多条第一堆栈层，每一该些第一堆栈层是由一栅介电层以及一导电层所构成；在每一该些第一堆栈层两侧的该基底中分别形成一位线；于该些第一堆栈层之间填入一第一介电层；以垂直于该些位线的方向图案化该些第一堆栈层之该些导电层，而形成多个浮置栅极；于该些浮置栅极之间填入一第二介电层；在相同一列的该些浮置栅极上形成一第二堆栈层，其中每一该些第二堆栈层是由一介电薄层、一控制栅极以及一顶盖层所构成；在每一该些第二堆栈层的侧壁形成一间隙壁；在该基底上形成一第三介电层，覆盖该些第二堆栈层；图案化该第三介电层与该第一介电层，以在其中两相邻的该些第二堆栈层之间形成一自行对准接触窗开口，暴露出对应的其中一该些位线；以及在该自行对准接触窗开口中填入一导电材料。
2.如权利要求1所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，每一该些第一堆栈层是由一栅氧化层以及一多晶硅层所构成。
3.如权利要求1所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，每一该些第一堆栈层的该导电层上更包括形成有一顶盖层。
4.如权利要求3所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，于该些第一堆栈层之间填入该第一介电层之后，更包括将该顶盖层移除。
5.如权利要求1所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，该第一介电层的材质包括氧化硅。
6.如权利要求1所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，该第二介电层的材质包括氮化硅。
7.如权利要求1所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，该第三介电层的材质包括氧化硅。
8.如权利要求1所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，每一该些第二堆栈层中的该介电薄层为一氮化硅层、一氧化硅-氮化硅层或是一氧化硅-氮化硅-氧化硅层。
9.如权利要求1所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，每一该些第二堆栈层中的该控制栅极是由一多晶硅层以及一金属硅化物层所构成。
10.如权利要求1所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，该顶盖层的材质包括氮化硅。
11.如权利要求1所述的具有自行对准接触窗的存储器元件的制造方法，其特征是，该间隙壁的材质包括氮化硅。
12.一种具有自行对准接触窗的半导体元件的制造方法，其特征是，该方法包括提供一基底，其中该基底上已形成有一导电结构，且该导电结构上已形成有一第一介电层；在该第一介电层上形成多个栅极结构，其中每一该些栅极结构是由一介电薄层、一栅极导电层以及一顶盖层所构成；在每一该些栅极结构的侧壁形成一间隙壁；在该基底上形成一第二介电层，覆盖该些栅极结构；图案化该第二介电层以及该第一介电层，以在其中二相邻的该些栅极结构之间形成一自行对准接触窗开口，暴露出该导电结构；以及在该自行对准接触窗开口中填入一导电材料。
13.如权利要求12所述的具有自行对准接触窗的半导体元件的制造方法，其特征是，该间隙壁与该顶盖层的蚀刻速率低于该第一介电层与该第二介电层的蚀刻速率。
14.如权利要求13所述的具有自行对准接触窗的半导体元件的制造方法，其特征是，该第一介电层与该第二介电层的材质包括氧化硅。
15.如权利要求13所述的具有自行对准接触窗的半导体元件的制造方法，其特征是，该间隙壁与该顶盖层的材质包括氮化硅。
16.一种具有自行对准接触窗的半导体元件，其特征是，该方法包括一第一介电层，配置在一基底上；多个栅极结构，配置在该第一介电层上，其中每一些栅极结构具有一介电薄层、一栅极导电层以及一顶盖层；一间隙壁，配置在该些栅极结构之侧壁；一第二介电层，覆盖该第一介电层以及该些栅极结构；以及一自行对准接触窗，位于其中二相邻的该些栅极结构之间，并配置于该第一介电层以及该第二介电层中。
17.如权利要求16所述的具有自行对准接触窗的半导体元件，其特征是，该第一介电层的材质包括氧化硅。
18.如权利要求16所述的具有自行对准接触窗的半导体元件，其特征是，该第二介电层的材质包括氧化硅。
19.如权利要求16所述的具有自行对准接触窗的半导体元件，其特征是，该间隙壁的材质包括氮化硅。
20.如权利要求16所述的具有自行对准接触窗的半导体元件，其特征是，该顶盖层的材质包括氮化硅。
全文摘要
一种具有自行对准接触窗的存储器元件的制造方法及结构，此方法是于形成闪存元件的控制栅极之后，在每一栅极结构的侧壁形成间隙壁，再于基底上形成另一介电层，覆盖控制栅极。随后，图案化此介电层以及位于控制栅极下方的介电层，以在两相邻的控制栅极之间形成一自行对准接触窗开口，暴露出基底中的位线。最后，再于自行对准接触窗开口中填入一导电材料。
文档编号H01L27/105GK1521835SQ03102689
公开日2004年8月18日 申请日期2003年2月14日 优先权日2003年2月14日
发明者陈光钊, 杨令武, 吕瑞霖 申请人:旺宏电子股份有限公司