专利名称：用于测试堆叠管芯半导体器件的方法和配置的制作方法
技术领域：
本发明涉及半导体器件，更尤其涉及一种用于同时测试堆叠管芯半导体器件的多个芯片或管芯的结构。
背景技术：
可根据器件的应用以多种方式封装半导体器件。一种封装技术包括堆叠多个半导体集成电路“芯片”或管芯，和从共用衬底向每个芯片布线连接迹线。堆叠管芯封装在半导体存储器件应用如动态随机存取存储器(DRAM)器件中是常见的。
当测试堆叠管芯器件时该器件出现了挑战。在当前设计中，其实例在图1中示出，在每个管芯上相似的功能管脚连接到在衬底上相似的功能触点。存在顶部管芯或芯片10、底部芯片20和衬底30。所谓的“DQ”或管脚如在每个芯片上的DQ0连接到在衬底30上的DQ0触点。结果，在测试模式程序期间，顺序而非并行地测试各个管芯。仅管芯的DC测试可并行地进行。在器件的多个管芯上顺序地进行功能测试延长了器件完全测试所需的时间。
这是主要的障碍。如上所述，在多个堆叠管芯器件中，在每个管芯上相同的DQ接合到衬底上相同的DQ迹线。因此，如果通过在衬底上的触点同时读出，则来自在管芯上进行的测试程序的测试结果数据信号将相互干扰。
大部分半导体存储器件利用通过一个或多个管脚将功能测试的结果写入测试器件的数据压缩测试模式类型。在当前存储器件设计中，DQ是固定的，且仅存在一种可以被用于特定功能测试的可能的DQ或DQ组合。不可以选择哪一个DQ(或者DQ组合)输出发送到测试器件的信号。
当进行功能测试时，为了节省大量时间和测试器件资源，希望并行地在堆叠半导体器件上测试各个管芯。
发明内容
简要地说，提供一种半导体器件以及相关的测试方法和结构，以能够在堆叠的多芯片半导体器件上并行(同时)测试多个芯片。每个芯片具有多个管脚和电路，该电路将来自测试程序的结果发送到该多个管脚中的选择管脚，其又连接到器件上的相应触点。由此，在器件中的每个芯片被配置用于将测试结果输出至在器件衬底上的一个或多个唯一的触点。以这种方式，可在每个芯片上同时进行功能测试，且基本上同时将测试结果从半导体器件上的不同触点输出到测试器件。
图1是现有技术的框图。
图2是本发明实施例的框图。
图3是本发明另一实施例的框图。
图4是如图2或3中所示配置的堆叠管芯半导体器件的框图，且示出了根据本发明实施例的测试程序的结构和操作。
图5是示出根据本发明实施例的测试程序的流程图。
具体实施例方式
首先参考图2，以参考数字100示出堆叠的多管芯(或多芯片)半导体器件。在此术语“管芯”和“芯片”可互换使用。器件100包括相互堆叠的至少两个管芯。在图2中示出的例子中，存在两个芯片110和120。应当理解，在此描述的技术可用于具有两个以上芯片的器件。芯片110和120相互堆叠并堆叠于衬底130上。器件100可以例如是动态随机存取存储器(DRAM)器件，其中芯片110和120基本上是相同类型的存储芯片。
对于本发明，在例如图2中示出的堆叠管芯器件中，每个芯片含有它自己的测试模式输出控制电路。具体地，芯片110具有测试模式输出控制电路112以及芯片120具有测试模式输出控制电路122。
每个芯片的输出控制电路连接到该芯片的DQ或管脚。每个芯片通过这些DQ与外界通信，其通过导电迹线与衬底130上的相应触点连接。在衬底130上的触点接收输入信号并输送输出信号。例如，在芯片110上，DQ0和DQ1分别连接到在衬底130上的DQ0和DQ1触点。类似地，在芯片120上，DQ0和DQ1分别连接到衬底130上的DQ0和DQ1触点。由于芯片上仅一个DQ(或多个DQ的组合)用于将测试结果数据发送到测试器件，因此在管芯上和在衬底上存在DQ管脚，其可用于重新发送压缩的测试结果数据。
为了并行测试芯片，测试模式输出控制电路112和122必须确保每个芯片的数据输出到唯一的DQ。为了同时在芯片110和120上执行测试程序，芯片中的一个被配置用于在DQ0上输出其测试结果，并且另一个被配置用于在DQ1上输出其测试结果。以这种方式，测试器件可提供测试信号，以在两个芯片上同时实现相似的功能测试，并且在衬底130上的不同(唯一)触点上同时接收结果。
测试顺序按下述进行。在芯片110上的测试模式输出控制电路112响应于第一测试模式输出控制信号，以及测试模式输出控制电路122响应于第二测试模式输出控制信号。通过在衬底130上的相应触点将测试模式控制信号提供给芯片110和120。例如，在衬底130上的芯片选择(CS)触点从测试器件(在图2中未示出)接收相应的测试模式输出控制信号。然后将相应的测试模式输出控制信号分别提供给相应的测试模式输出控制电路。
在每个芯片中，在所述芯片上执行的测试程序的结果耦合到其测试模式输出控制电路。测试模式输出控制电路112响应于第一测试模式输出控制信号，以选择性地将测试结果送到其DQ0或DQ1。相似地，测试模式输出控制电路122响应于第二测试模式输出控制信号，以选择性地将测试结果送到其DQ0或DQ1。该测试模式允许测试器件程序设计者/控制者确定功能测试的结果在哪个(哪些)DQ上输出。
图3示出了与图2相似的结构，除了测试结果从每个芯片上的多个DQ的组合输出到在衬底130上的相应DQ触点以外。具体地，在芯片110中的测试模式输出控制电路112选择性地将测试结果数据送到表示为DQ0-DQm的第一多个DQ或送到表示为DQn-DQz的第二多个DQ。相似地，在芯片120中的测试模式输出控制电路122选择性地将测试结果数据送到表示为DQ0-DQm的第一多个DQ或送到表示为DQn-DQz的第二多个DQ。在衬底130上的DQ0-DQm触点和DQn-DQz触点通过导电迹线连接到在第一芯片110和第二芯片120上的相应指示DQ。测试模式输出控制信号通过在衬底130上的CS触点提供给芯片110和120。由此，图3的结构是图2中示出的配置的扩展，以支持将每个芯片上的包括因此需要通过多个DQ(而不是图2中所示的单个DQ)来发送的多位的测试结果数据送到在衬底上的相应DQ触点。
测试模式输出控制电路112和122可在相应的芯片110和120的隆起(spine)中实现。适合于测试模式输出控制电路112和122的电路的例子包括多路信号分离器电路或解码器电路。如果测试结果包括一位数据，则多路信号分离器电路可以是具有一个输入、两个输出和单个位选择控制的1×2多路信号分离器电路。一般，如果测试结果包括n位数据，则多路信号分离器电路将是n×2n多路信号分离器电路。该测试模式输出控制信号耦合到多路信号分离器电路的选择控制。
转向图4和5，将描述根据本发明的测试模式结构操作。测试器件200耦接到堆叠的多个管芯器件100的衬底上的触点。测试器件200具有连接到在将被测试的器件100上的相应触点的多个触点。一旦测试器件200处于适当位置，则在步骤300中，测试器件就将测试模式输出控制信号提供给每个芯片以安排(program)每个芯片将其测试结果送到哪里。例如，如图2和3中所示，测试器件产生提供给在器件100上的相应CS触点的测试模式输出控制信号，其通过导电迹线又连接到在芯片110和120上的CS管脚。在步骤310中，在每个芯片中的测试模式输出控制电路响应于其相应的测试模式输出控制信号，以便对测试程序选择其将把结果发送到哪个(或哪些)管脚(DQ)上。
接下来，在步骤320中，测试器件200通过在衬底上的适当触点将测试模式信号提供给每个芯片，以在两个或多个芯片上同时启动测试模式程序。在步骤330中，每个芯片基于由在步骤310中提供的其测试模式输出控制信号载送的输出结构信息将其测试结果返回到相应的管脚上。在步骤330中，测试器件200基本同时从器件100的衬底130上的相应触点接收来自每个芯片的测试结果。
在此描述的测试模式结构允许测试器件确定在数据压缩下的功能测试的结果被送到哪个DQ上，由此能使来自每个芯片的数据被同时送到衬底上的不同触点衬垫。由此，可并行地在堆叠芯片上进行功能测试。可将这些技术应用于在相互顶部上堆叠多个集成电路管芯的任何类型的半导体器件。半导体DRAM器件仅是这种器件的一个例子。在半导体DRAM器件的情况下，本发明便于以节省如果顺序进行时相应功能DRAM测试的测试时间的大约47％的时间来测试双管芯DRAM器件。
通过这些技术，常规测试器件设备可用于比现有技术顺序功能测试程序快得多地测试堆叠管芯器件。也保留了与该测试程序有关的有效测试覆盖，作为选择性输出测试结果数据的结果，其还具有增强的灵活性。而且，在此描述的技术可以和与测试模式相关的任何数据压缩方案一起使用。
尽管已经详细地描述了本发明及其优点，但是应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可在其中作出多种改变、替换和变型。
权利要求
1.一种用于测试半导体器件的方法，包括在该器件中的两个或多个半导体管芯上基本同时执行测试程序，其中每个管芯将来自测试程序的测试结果输出到在该半导体器件上的相应唯一触点。
2.根据权利要求1的方法，进一步包括安排每个管芯以选择性地将测试结果输出到连接至在该器件上的相应唯一触点的管脚。
3.根据权利要求1的方法，进一步包括安排每个管芯以选择性地将测试结果输出到连接至在该器件上的相应唯一多个触点的多个管脚。
4.根据权利要求1的方法，进一步包括传送来自连接到该器件的测试器件的信号，其配置每个管芯以将其测试结果输出到连接至在该器件上的相应唯一触点的管脚。
5.根据权利要求2的方法，其中安排包括传送来自连接到该器件的测试器件的信号，其配置每个管芯以将其测试结果输出到连接至在该器件上的相应唯一触点的所述管脚。
6.一种用于配置半导体器件以在该半导体器件中同时测试多个堆叠管芯的方法，包括安排每个管芯以便选择性地将测试结果输出到在该半导体器件上的相应唯一触点。
7.根据权利要求6的方法，进一步包括安排每个管芯以将测试结果输出到连接至在该器件上的相应唯一触点的管脚。
8.根据权利要求6的方法，其中安排包括安排每个管芯以将测试结果输出到连接至在该器件上的相应唯一多个触点的多个管脚。
9.根据权利要求6的方法，其中安排包括传送来自连接到该器件的测试器件的信号，其配置每个管芯以将其测试结果输出到连接至在该器件上的相应唯一触点的所述管脚。
10.一种用于测试包括多个堆叠管芯的半导体器件的方法，包括a)将测试器件连接到半导体器件；b)将来自测试器件的信号传送至该器件的每个管芯，其配置该管芯以输出来自连接到在该器件上的相应唯一触点的管脚的测试结果；c)将来自测试器件的测试信号传送到每个管芯，以便基本同时在该多个管芯上执行测试程序；以及d)基本同时在测试器件处接收来自相应的唯一触点的由该多个管芯中的每一个输出的测试结果。
11.根据权利要求10的方法，其中(b)传送包括将来自测试器件的信号传送到与器件上的每个管芯相关的芯片选择管脚。
12.一种半导体器件，包括相互堆叠的至少第一和第二管芯，其中第一和第二管芯中的每一个具有多个管脚和电路，其选择将来自测试程序的结果输出至其多个管脚中的哪一个。
13.根据权利要求12的器件，进一步包括连接到在第一和第二管芯上的相应管脚的多个触点。
14.根据权利要求13的器件，其中在第一管芯上的所述电路和在第二管芯上的所述电路选择性地将来自第一和第二管芯的测试结果分别送到在该半导体器件上的不同触点。
15.根据权利要求13的器件，其中在第一管芯上的所述电路和在第二管芯上的所述电路选择性地将来自第一和第二管芯的测试结果分别送到在该半导体器件上的不同多个触点。
16.根据权利要求14或15的器件，其中在第一和第二管芯上的所述电路是多路信号分离器电路。
17.一种堆叠的多芯片半导体器件，包括a)衬底，其具有多个触点，至器件的信号被输入到该多个触点且从该多个触点输出信号；和b)相互堆叠且支撑在所述衬底上的至少第一和第二集成电路芯片，其中第一和第二芯片中的每一个具有连接到在衬底上的相应触点的多个管脚，以及用于选择性地将来自测试程序的结果送到芯片的该多个管脚中的至少一个的装置，其又连接到在衬底上的相应触点，用于至测试器件的输出。
18.根据权利要求17的器件，其中用于在每个芯片上选择的装置将来自第一和第二芯片的测试结果分别送到衬底的不同多个触点。
19.根据权利要求18的器件，其中用于选择的装置包括多路信号分离器电路。
20.一种堆叠的多芯片半导体器件，包括a)具有多个触点的衬底；和b)相互堆叠且支撑在所述衬底上的多个集成电路芯片，其中每个芯片具有连接到在衬底上的相应触点的多个管脚、和电路，其选择将来自测试程序的结果发送到的该多个管脚中的至少一个，以使在衬底的不同多个触点上基本同时提供来自在该多个芯片中的两个或多个上执行的测试程序的测试结果。
21.根据权利要求20的器件，其中在该多个芯片中的每一个上的所述电路响应于通过在衬底上的触点提供至其的相应控制信号。
22.一种半导体集成电路器件，包括-多个管脚；和-电路，其将来自测试程序的结果选择性地送到该多个管脚中的一个或多个。
全文摘要
提供一种半导体器件和相关的测试方法以及结构，以能够并行(同时)测试在堆叠的多芯片半导体器件上的多个芯片。在该器件中的每个芯片被配置用于将测试结果选择性地输出到在该器件的衬底上的一个或多个唯一触点。
文档编号G01R31/00GK1940583SQ20061013570
公开日2007年4月4日 申请日期2006年9月6日 优先权日2005年9月6日
发明者P·施奈德, D·C·库特勒 申请人:奇梦达股份公司