具有垂直柱的重叠的堆叠管芯封装的制作方法

具有垂直柱的重叠的堆叠管芯封装的制作方法
【专利摘要】一些形式涉及包括管芯（11）的电子组件（10），所述管芯包括上表面（12）和从上表面（12）延伸的导电柱（13），使得除了在导电柱（13）与管芯（11）接合的地方之外，导电柱（13）不被任何材料围绕。其他形式涉及包括电子组件（10）的堆叠（20）的电子封装（19），其中每个电子组件（10）包括管芯（11），所述管芯具有上表面（12）和从上表面（12）延伸的多个导电柱（13），使得除了在导电柱（13）与管芯（11）接合的地方之外，每个导电柱（13）不被任何材料围绕，并且其中以重叠配置布置电子组件（10）的堆叠（20），使得在每个电子组件（10）上的多个导电柱（13）不被另一电子组件（10）覆盖。
【专利说明】
具有垂直柱的重叠的堆叠管芯封装
技术领域
[0001]本文描述的实施例一般地涉及堆叠管芯封装(stacked die package)，并且更特别地涉及包括导电柱的重叠的堆叠管芯封装。
【背景技术】
[0002]移动产品(例如，移动电话、智能电话、平板计算机等)非常受限于可用空间，因为通常存在针对芯片/封装面积和高度的严格限制(除其他物理和电参数之外)。因此，减少在系统板(例如，印刷电路板PCB)上的电子部件(例如，封装的芯片或分立的器件、集成无源器件(Iro)、表面安装器件(SMD)等)的尺寸是非常重要的。
[0003]常规堆叠电子部件通常需要相对大的z高度，使得它们更加难以装配(fit)在移动产品的外壳内部，尤其是当需要将多个芯片、Iro或SMD组装和/或堆叠在彼此的顶部上时。另外，如大多数电子部件一样，通常存在提高的电气性能的目标。
[0004]存在两个针对高管芯计数的堆叠管芯封装的现有的封装方法。一种方法形成基于焊线(wire bond)的封装，其中基底和外模(over mold)向封装添加额外的z高度。另外，由于在封装中利用的电线(wire)的数量和长度，所以基于焊线的封装的性能也通常受限。
[0005]针对高管芯计数的堆叠管芯封装的另一现有封装方法利用硅穿孔(ThruSiliconVia)( TSV)技术。利用TSV的高管芯计数的堆叠管芯封装通常具有相对高的速度。然而，利用TSV，z高度减少仍是困难的。另外，使用TSV技术形成的通孔经常用尽在硅上的宝贵空间。还通常存在与利用TSV技术相关联的相对高的制造成本，使得使用TSV技术生产高管芯计数的堆叠管芯封装更加昂贵。常规的16管芯BGA堆叠管芯封装的典型z高度是1.35 mm，其中每个管芯薄至35 um。
【附图说明】
[0006]图1是示例管芯的侧视图。
[0007]图2是在图1中示出的示例管芯的侧视图，所述示例管芯具有在管芯上形成的至少一个导电柱。
[0008]图3是在图2中示出的导电柱的放大的侧视图。
[0009]图4是在图2中示出的管芯的顶视图。
[0010]图5是包括电子组件的重叠的堆叠的封装的侧视图。
[0011]图6是在图5中示出的封装的顶视图。
[0012]图7是在图5和图6中示出的封装的侧视图，其中管芯的重叠的堆叠被包封(enclose)在模子中。
[0013]图8是在图7中示出的封装的侧视图，其中已经移除了模子的部分以暴露在管芯的重叠的堆叠上的柱。
[0014]图9是在图8中示出的封装的侧视图，其中再分布层被放置于管芯的重叠的堆叠的暴露的柱上。
[0015]图10是在图9中示出的封装的侧视图，其中焊料凸块被放置于管芯的重叠的堆叠的再分布层上。
[0016]图11是在图10中示出的封装的侧视图，其中类似的附加封装是反向的并且与在图10中示出的封装上的焊料球对齐(align with)。
[0017]图12是图示了重叠电子组件的堆叠以形成电子封装的方法的流程图。
[0018]图13是包括本文描述的电子组件和/或电子封装的电子装置的框图。
[0019]图14是另一电子装置的侧视图。
【具体实施方式】
[0020]以下的描述和图充分地说明了具体实施例以使得本领域的那些技术人员能够实行所述具体实施例。其他实施例可以并入结构上的、逻辑上的、电的、过程的以及其他的改变。一些实施例的部分和特征可以被包括在其他实施例的部分和特征中或者代替其他实施例的部分和特征。在权利要求中阐述的实施例涵盖那些权利要求的所有可用等同物。
[0021]如在本申请中使用的那样，相对于与常规平面或者晶片或基底的表面平行的平面定义诸如“水平”之类的方向术语，不论晶片或者基底的方向。术语“垂直”是指垂直于如上文定义的水平的方向。相对于常规平面或者处于晶片或者基底的顶表面上的表面，定义诸如“在……上，，、“侧”(如在“侧壁”中)、“较高”、“较低”、“在……之上”和“在……之下，，之类的介词，不论晶片和基底的方向。
[0022]本文描述的电子组件、封装和方法可以解决与使用焊线封装技术和TSV技术来形成高管芯计数的堆叠管芯封装相关联的缺点。另外，本文描述的电子组件、封装和方法可以提高高管芯计数的堆叠管芯封装的电气性能。
[0023]本文描述的电子组件、封装和方法可以提供优于使用常规TSV技术来形成高管芯计数的堆叠管芯封装的一些益处。
[0024]首先，可以实现较小的管芯到管芯间隙(standoff)/空间。常规的TSV技术通常创建数十微米的间隙，而本文描述的组件、封装和方法可以创建5 um以及更小的间隙。该较小的间隙可以降低高管芯计数的堆叠管芯封装的总体尺寸和厚度。
[0025]其次，本文描述的电子组件、封装和方法的硅利用效率可以高于TSV技术，因为TSV技术必须通过硅的外围区域制造通孔。在硅中制造开口来为通孔信息创建开口的这种需要(i)使用在硅上的宝贵空间；并且(ii)增加与形成高管芯计数的堆叠管芯封装相关联的制造成本。本文描述的电子组件、封装和方法不需要任何类型的制造来为通孔创建在硅中的开口。
[0026]最后，本文描述的电子组件、封装和方法可以利用现有的焊线设备以在管芯的上表面上创建导电柱。潜在地使用现有焊线设备的这种能力可以降低与制造本文描述的电子组件、封装和方法相关联的成本。
[0027]本文描述的电子组件、封装和方法可以提供优于使用常规的基于基底的焊线技术的一些益处。
[0028]首先，本文描述的电子组件、封装和方法可以提供改进的电气性能。因为导电柱比在常规的焊线技术中使用的电线短，所以电气性能可以更佳。
[0029]其次，本文描述的方法、封装和电子组件的总体尺寸可以比利用常规的焊线技术的基于基底的封装小得多。可以降低总体尺寸是因为(i)可以节省线接合(wire bonding)通常需要的、在基底上的X-Y空间；(ii)可以消除在线接合中使用的导线通常需要的额外的外制模(molding)以降低z高度；以及(iii)不需要基底，因为线接合不是必需的。
[0030]图1是示例管芯11的侧视图，而图2是在图1中示出的示例管芯11的侧视图，所述示例管芯11具有在管芯11上形成的至少一个导电柱13以创建电子组件10。图3是在图2中示出的导电柱13的放大的侧视图，而图4是在图2中示出的电子组件10的顶视图。
[0031]图2-4图示了电子组件10，其包括具有上表面12的管芯11(或者一些其他形式的电子部件)。电子组件10进一步包括导电柱13，所述导电柱从上表面12延伸，使得除了在导电柱13与管芯11接合(engage)的地方之外，导电柱13不被任何材料围绕。
[0032]作为示例，导电柱13可以为数百um长。应注意，导电柱13可能不具有与在图中示出的纵横比一样高的纵横比(即，没有按比例绘制导电柱13)。导电柱13的纵横比的示例范围将从I到20。
[0033]在图2-4中示出的示例电子组件10中，管芯11包括导电性衬垫14使得导电柱13从在管芯11上的导电性衬垫14延伸。应注意，在图1-4中示出的导电性衬垫14仅仅是导体的示例，所述导体可以被包括在管芯11的上表面12上，用于与导电柱13接合。
[0034]另外，导电柱13可以包括球形部分16，所述球形部分16接合导电性衬垫14以及从球形部分16延伸的圆柱部分17。应注意，针对导电柱13设想了其他形式。导电柱13的配置和尺寸将部分地取决于电子组件10的总体设计以及与制造导电柱13相关联的制造考虑(除其他因素之外)。
[0035]如在图4中所示的那样，导电柱13可以是从上表面12延伸的多个导电柱13的部分，使得除了在导电柱13与管芯11接合的地方之外，每个导电柱13不被任何材料围绕。在图4中不出的不例电子组件10中，多个导电柱13接近管芯11的一条边18排(align)成一行。
[0036]应注意，可以在管芯11的上表面12上以任何方式布置多个导电柱13。作为示例，可以在管芯11的上表面12上以L形、C形或者多行配置布置多个导电柱13。在管芯11的上表面12上的多个导电柱13的布置将部分地取决于电子组件10的总体设计以及与制造电子组件1相关联的制造考虑(除其他因素之外)。
[0037]图5是封装19的侧视图，其包括与在图2-4中示出的电子组件10类似的电子组件10的重叠的堆叠20。图6是在图5中示出的电子组件10的重叠的堆叠的顶视图。
[0038]在图5和图6中示出的封装19包括电子组件10的堆叠20，其中每个电子组件10包括管芯11，所述管芯11具有上表面12以及从上表面12延伸的多个导电柱13，使得除了在导电柱13与相应的管芯11接合的地方之外，在堆叠20中的每个导电柱13不被任何材料围绕。以重叠配置布置电子组件10的堆叠20，使得在每个电子组件10上的多个导电柱13不被另一电子组件1覆盖。
[0039]在图5和图6中示出的电子组件10的重叠的堆叠中，在每个电子组件10中的多个导电柱13接近相应的管芯11的一条边排成一行，所述相应的管芯11包括相应的多个导电柱
13。在每个电子组件10中的多个导电柱13的该配置允许以带状疱疹(shingles)配置布置电子组件10的堆叠20。应注意，电子组件10重叠以形成电子组件10的堆叠20的方式将部分地取决于如何在每个相应的管芯11上配置多个导电柱13。
[0040]从每个管芯11延伸的导电柱13可以具有相同或不同的纵横比。另外，在形成电子封装19的每个电子组件10中可以存在不同数量的导电柱13。应注意，在电子封装I的每个电子组件10中的管芯11可以相同，或者具有不同的尺寸、厚度、材料或者功能。
[0041]图7是在图5和图6中示出的管芯11的重叠的堆叠20的侧视图，其中封装19被包封在模子21中。作为示例，模子21可以围绕封装19并且由诸如环氧基树脂之类的热固性模塑料形成(除其他类型的材料之外)。在电子封装19的一些形式中，可以暴露(或者不暴露，如在图7中示出的那样)在电子组件10的重叠的堆叠20中的底部管芯11的底面。
[0042]图8是在图7中示出的电子组件10的重叠的堆叠20的侧视图，其中已经移除了模子21的部分以暴露在电子封装19上的多个导电柱13。作为示例，可以通过研磨移除模子21的部分，尽管如此应注意，设想了其他材料移除方法。应注意，设想了封装19的其他形式，其中可以移除模子21的部分使得暴露在最上部(upper most)的电子组件10中的管芯11的上表面12。
[0043]图9是在图8中示出的示例电子封装19侧视图，其中可以将再分布层22放置于在电子组件10的重叠的堆叠20中的暴露的柱13上。可以以现在已知或未来发现的任何方式将再分布层22放置于暴露的柱13上。另外，再分布层22的配置将部分地取决于在电子封装19的总体设计中的暴露的柱13的位置。
[0044]图10是在图9中示出的电子封装19的侧视图，其中可以将焊料凸块23放置于在模子21的上表面上的导电性再分布层22上和/或多个导电柱13中的一些导电柱13的暴露的部分上。可以以现在已知或未来发现的任何方式将焊料凸块23放置于导电性再分布层22上和/或暴露的柱13上。另外，焊料凸块13的配置将部分地取决于在电子封装19的总体设计中的暴露的柱13的位置和再分布层22的配置。
[0045]图11是在图10中示出的封装19的侧视图，其中类似的附加封装30是反向的并且与在图10中示出的管芯的重叠的堆叠上的焊料凸块23对齐。应注意，尽管封装19被示出为准备好组装到在图11中的第二类似的附加封装30，但是可以使用焊料凸块23(或者某些其他类型的导体)将封装19安装到许多其他类型的电子器件(例如，基底、管芯、芯片集、母版、卡和/或不同类型的电子封装，除其他类型的电子器件之外)。另外，可以使管芯11或者封装20变薄(例如，通过研磨)以便降低电子组件10和/或封装20的高度。还设想了示例，其中将附加的电子器件(例如，类似于电子封装19的另一封装)安装到电子封装19的另一侧以便形成多个电子封装的堆叠。
[0046]图12是图示了示例方法
[1200]的流程图。方法
[1200]包括
[1210]通过将导电柱13附接到管芯11的上表面12来形成电子组件10，使得导电柱13从上表面12延伸并且除了在导电柱12与管芯11接合的地方之外，导电柱13不被任何材料围绕(见图2和图3)。在方法
[1200]的一些形式中，将导电柱13附接到管芯11的上表面12包括使用线接合技术将导电柱13附接到管芯11的上表面12，尽管现在已知或者未来发现的任何技术可以被用于将导电柱13附接到管芯11的上表面12。
[0047]如在图4中示出的那样，
[1210]形成电子组件10包括将多个导电柱13附接到管芯11的上表面12，使得导电柱13从上表面12延伸，并且除了在导电柱13与管芯11接合的地方之外，导电柱13不被任何材料围绕。在方法
[1200]的一些形式中，将多个导电柱13附接到管芯11的上表面12包括使多个导电柱13接近管芯11的一条边18排成一行。
[0048]如在图5和图6中示出的那样，方法
[1200]可以进一步包括
[1220]将附加的电子组件10堆叠到电子组件10上以形成电子封装19。每个附加的电子组件10包括管芯11，所述管芯11具有上表面12以及从上表面12延伸的多个导电柱13，使得除了在导电柱13与相应的管芯11接合的地方之外，每个导电柱13不被任何材料围绕。以重叠配置布置形成封装19的电子组件10，使得在每个电子组件10上的多个导电柱13不被另一电子组件10覆盖。
[0049]方法
[1200]可以进一步包括
[1230]形成围绕电子组件10的堆叠20的模子21(见图7)。另外，方法
[1220]可以包括
[1240]移除模子21的部分以通过模子21的上表面暴露导电柱13(见图8)。
[0050]如在图9中示出的那样，方法
[1200]可以进一步包括
[1250]形成在模子21的上表面上的导电性再分布层22。在方法
[1200]的一些形式中，导电性再分布层22可以与多个导电柱13中的每个的暴露的部分接合。方法还可以包括
[1260]形成在导电性再分布层22或者多个导电柱13中的一些导电柱13的暴露的部分上的焊料凸块23(见图10)。
[0051 ]取决于将在其中使用封装19的应用，方法
[1200]可以进一步包括
[1270]将电子封装反转，以及
[1280]将在电子封装19上的焊料凸块23附接到另一电子器件(例如，见在图11中的封装30)。当在特定的应用中使用封装19时，封装19附接到的电子器件的类型将部分地取决于封装19的期望的功能。
[°°52] 应注意，虽然许多电子组件10和封装19被示出为单数(singulated)形式，但是本文描述的方法、电子组件10和封装19可以以晶片形式、行形式或者促进电子组件10以及电子组件1的重叠的堆叠20的制造的任何其他形式。由方法、电子组件1、封装19采取的形式将部分地取决于电子组件10和封装19的制造成本以及总体期望的功能。
[0053]图13是电子装置1300的框图，所述电子装置1300并入了本文描述的至少一个电子组件10和或电子封装19。电子装置1300仅仅是电子装置的一个示例，可以在所述电子装置中使用本文描述的电子组件10、电子封装19的形式。电子装置1300的示例包括但不限于:个人计算机、平板计算机、移动电话、游戏设备、MP3或其他数字音乐播放器等。在该示例中，电子装置1300包括数据处理系统，所述数据处理系统包括系统总线1302以耦合电子装置1300的各种部件。系统总线1302提供在电子装置1300的各种部件之中的通信链路并且可以被实现为单个总线、被实现为总线的组合或以任何其他合适的方式。
[0054]如本文描述的电子装置1300可以耦合到系统总线1302。电子装置1300可以包括任何电路或者电路的组合。在一个实施例中，电子装置1300包括可以是任何类型的处理器1312。如本文使用的那样，“处理器”意味着任何类型的计算电路，诸如但不限于微处理器、微控制器、复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、图形处理器、数字信号处理器(DSP)、多核处理器或者任何其他类型的处理器或处理电路。
[0055]可以被包括在电子装置1300中的其他类型的电路是定制电路、专用集成电路(ASIC)等等，诸如例如，用于在比如移动电话、平板计算机、膝上型计算机、双向无线电广播设备以及类似的电子系统的无线设备中使用的一个或多个电路(诸如通信电路1314XIC可以执行任何其他类型的功能。
[0056]电子装置1300还可以包括外部存储器1320，所述外部存储器1320继而可以包括适于特定应用的一个或多个存储器元件，诸如以随机访问存储器(RAM)形式的主存储器1322、一个或多个硬盘驱动器1324和/或处理可移动介质1326的一个或多个驱动器，所述可移动介质1326诸如压缩盘(⑶)、闪存卡、数字视频盘(DVD)等等。
[0057]电子装置1300还可以包括显示设备1316、一个或多个扬声器1318以及键盘和/或控制器1330(其可以包括鼠标、跟踪球(trackball)、触摸屏、语音识别设备)，或任何其他设备，所述任何其他设备准许系统用户向电子装置1300输入信息以及从电子装置1300接收信息。
[0058]图14图示了示例装置50，其包括第一管芯11’以及在第一管芯11’的表面上的第一导电柱17’。第二管芯11’ ’被布置于相邻于第一管芯11’并且第二导电柱17’ ’在第二管芯11’ ’的表面上。
[0059]在每个相应的表面处以及在每个相应的第一导电柱17’和第二导电柱17’’处，模子材料21接触第一管芯11’和第二管芯11’’。模子材料21展示了跨第一导电柱17’和第二导电柱17 ’ ’中的每个的特性流(character i st ic f low)，并且其中模子材料是整体的(integral)ο
[0060]在装置50的一些示例形式中，装置50进一步包括随后的(subsequent)管芯11’ ’ ’以及在随后的管芯11’ ’ ’的表面上的随后的导电柱17 ’ ’ ’。模子材料21还展示了跨随后的导电柱17’ ’ ’的特性剩余流。
[0061]用于形成导电柱的常规技术通常包括钻孔通过模子材料以到达管芯，并且随后用导电性材料填充钻的孔以形成导电柱。通过在早已存在的导电柱周围流动模子材料形成的配置将展示不同的物理特性，所述物理特性可检测并且不同于通过在事后钻孔和填充而形成的配置。这样的物理差异的示例包括但不限于在模子聚合物或者其他材料中的微结构的差异，所述模子聚合物或其他材料在导电柱周围弯曲作为来自流动的剩余人工产物。
[0062]一个其他的示例物理差异包括在模子21中的流动标记和焊接线。焊接线表示在模制的部件中的光学以及机械的缺陷。焊接线通常出现在注入(inject1n)过程期间聚合物流聚集的区域中。
[0063]另一示例物理差异包括槽(groove)。槽是表面缺陷，在其处“环”出现在主要围绕针孔形饶口(pin point gate)以及同心地散布在模子之上的模制的部件的表面处。喷射(jetting)是类似于槽的缺陷，其中粗糙或者无光泽(matt)的线出现在模制的表面处，起始于浇口(gate)处并且散布在整个部件之上。
[0064]另一示例物理差异包括夹气条纹(airstreak)。在模制的部件中的夹气条纹表现为在模制的部件的表面处的无光泽的、银色的或白色的线(条纹)。通常可以在接近穹顶(dome)和肋状物(rib)以及模制的部件的壁厚度可能变化的地方发现它们。它们还可以接近注入口(sprue)或者接近刻蚀和凹陷(depress1n)出现。
[0065]为了更好地说明本文公开的电子组件、电子封装和方法，本文提供了示例的非限制性列表:
示例I包括电子组件，所述电子组件包括管芯，所述管芯包括上表面以及从上表面延伸的导电柱，使得除了在导电柱与管芯接合的地方之外，导电柱不被任何材料围绕。
[0066]示例2包括示例I的电子组件，其中管芯包括导电性衬垫，使得导电柱从在管芯上的导电性衬垫延伸。
[0067 ]示例3包括示例1-2中的任一项的电子组件，其中导电柱包括与导电性衬垫接合的球形部分以及从球形部分延伸的圆柱部分。[OO68]不例4包括不例1-3中的任一项的电子组件，其中导电柱是从上表面延伸的多个导电柱的部分，使得除了在导电柱与管芯接合的地方之外，导电柱不被任何材料围绕。
[0069 ]不例5包括不例1-4中的任一项的电子组件，其中使多个导电柱接近管芯的一条边排成一行。
[0070]示例6包括电子封装，所述电子封装包括电子组件的堆叠，其中每个电子组件包括管芯，所述管芯具有上表面以及从上表面延伸的多个导电柱，使得除了在导电柱与管芯接合的地方之外，每个导电柱不被任何材料围绕，并且其中以重叠配置布置电子组件的堆叠使得在每个电子组件上的多个导电柱不被另一电子组件覆盖。
[0071]示例7包括示例6的电子封装，其中使在每个电子组件中的多个导电柱接近相应的管芯的一条边排成一行，所述相应的管芯包括相应的多个导电柱。
[0072]示例8包括示例6-7中的任一项的电子封装，并且进一步包括围绕电子组件的堆叠的模子。
[0073]示例9包括示例6-8中的任一项的电子封装，其中移除模子的部分以通过模子的上表面暴露导电柱。
[0074]示例10包括示例6-9中的任一项的电子封装，并且进一步包括在模子的上表面上的导电性再分布层，导电性再分布层与多个导电柱中的每个的暴露的部分接合。
[0075]示例11包括示例6-10中的任一项的电子封装，并且进一步包括焊料凸块，所述焊料凸块与在模子的上表面上的导电性再分布层接合或者与多个导电柱中的一些导电柱的暴露的部分接合。
[0076]示例12包括示例6-11中的任一项的电子封装，并且进一步包括附加的电子封装，所述附加的电子封装是反向的，并且通过连接在电子封装上的焊料凸块和在附加的电子封装上的焊料凸块来与电子封装结合。
[0077]示例13是一种方法，其包括通过将导电柱附接到管芯的上表面来形成电子组件，使得导电柱从上表面延伸，并且除了在导电柱与管芯接合的地方之外，导电柱不被任何材料围绕。
[0078]示例14包括示例13的方法，其中将导电柱附接到管芯的上表面包括使用线接合技术将导电柱附接到管芯的上表面。
[0079 ]不例15包括不例13-14中的任一项的方法，其中形成电子组件包括将多个导电柱附接到管芯的上表面，使得导电柱从上表面延伸，并且除了在导电柱与管芯接合的地方之夕卜，导电柱不被任何材料围绕。
[0080]示例16包括示例13-15中的任一项的方法，其中将多个导电柱附接到管芯的上表面包括使多个导电柱接近管芯的一条边排成一行。
[0081]示例17包括示例13-16中的任一项的方法，并且进一步包括将附加的电子组件堆叠到电子组件上以形成电子封装，其中每个附加的电子组件包括管芯，所述管芯具有上表面以及从上表面延伸的多个导电柱，使得除了在导电柱与相应的管芯接合的地方之外，每个导电柱不被任何材料围绕，并且其中以重叠配置布置电子组件，使得在每个电子组件上的多个导电柱不被另一电子组件覆盖。
[0082]示例18包括示例13-17中的方法，并且进一步包括形成围绕电子组件的堆叠的模子。
[0083]示例19包括示例13-18中的任一项的方法，并且进一步包括移除模子的部分以通过模子的上表面暴露导电柱。
[0084I示例20包括示例13-19中的方法，并且进一步包括形成在模子的上表面上的导电性再分布层，其中导电性再分布层与多个导电柱中的每个的暴露的部分接合，并且形成在导电性再分布层上或者在多个导电柱中的一些导电柱的暴露的部分上的焊料凸块。
[0085 ]示例21包括示例13 -20中的任一项的方法，并且进一步包括使电子封装反转，并且将在电子封装上的焊料凸块附接到另一电子设备。
[0086]示例22包括示例装置，其包括第一管芯以及在第一管芯的表面上的第一导电柱。第二管芯被布置于相邻于第一管芯并且第二导电柱在第二管芯的表面上。在每个相应的表面处以及在每个相应的第一导电柱和第二导电柱处，模子材料接触第一管芯和第二管芯。模子材料展示了跨第一导电柱和第二导电柱中的每个的特性流，并且其中模子材料是整体的。
[0087]示例23包括示例22的装置，并且进一步包括随后的管芯以及在随后的管芯的表面上的随后的导电柱。模子材料还展示了跨随后的导电柱的特性剩余流。
[0088]该综述意图提供本主题的非限制性示例。不意图提供排他的或者穷举的解释。包括详细描述以提供关于方法的进一步信息。
[0089]以上的详细描述包括对附图的参考，其形成详细描述的一部分。通过图示的方式，所述图示出了在其中可以实行本发明的具体实施例。本文也将这些实施例称作“示例”。这样的示例可以包括除了被示出或者描述那些元素之外的元素。然而，本发明人还设想在其中仅提供被示出或者描述的那些元素的示例。此外，本发明人还设想使用被示出或者描述的那些元素(或者其一个或多个方面)的任何组合或者排列的示例，所述示例相对于特定示例(或者其一个或多个方面)或者相对于本文示出或者描述的其他示例(或者其一个或多个方面)。
[0090]在该文档中，如在专利文档中常见的一样，使用术语“一”或者“一个”用以包括一个或多于一个，独立于“至少一个”或者“一个或多个”的任何其他实例或者使用。在该文档中，除非以其他方式指示，否则术语“或者”被用于指代非排他的或，使得“A或B”包括“A但没有B”、“B但没有A”以及“A和B”。在该文档中，术语“包括”和“在其中”被用作相应的术语“包含”和“其中”的简明英语的等同物。并且，在以下的权利要求中，术语“包括”和“包含”是开放式的，即，包括除了在权利要求中的这样的术语之后列出的那些元素之外的元素的系统、设备、物品、合成物、公式或者过程，仍被认为落入该权利要求的范围。此外，在以下的权利要求中，术语“第一”、“第二”和“第三”等仅被用作标记，并且不意图在它们的对象上强加数值的要求。
[0091]以上描述意图是说明性的并且不是限制性的。例如，上述示例(或者其一个或多个方面)可以彼此组合地使用。其他实施例可以诸如被本领域普通技术人员中的一个在回顾以上描述时使用。
[0092]提供摘要以遵守37C.F.R.§1.72(b)，以允许读者快速确定技术公开的本质。摘要的提交被赋予这样的理解，即它将不会被用于解释或者限制本权利要求的范围或含义。
[0093]另外，在以上的详细描述中，可以将各种特征集中在一起以简化(streamline)本公开。这不应被解释为意图未要求保护的公开的特征对任何权利要求是必要的。相反，本发明主题可以处于少于特定的公开的实施例的所有特征中。因此，以下的权利要求据此并入到详细描述中，其中每个权利要求独立地作为单独的实施例，并且设想这样的实施例可以以各种组合或排列彼此组合。应该参考所附权利要求连同等同物的全部范围来确定本发明的范围，这样的权利要求对所述等同物享有权利。
【主权项】
1.一种电子组件，其包括: 管芯，所述管芯包括上表面；以及 从上表面延伸的导电柱，使得除了在导电柱与管芯接合的地方之外，导电柱不被任何材料围绕。2.如权利要求1所述的电子组件，其中管芯包括导电性衬垫，使得导电柱从在管芯上的导电性衬垫延伸。3.如权利要求1-2所述的电子组件，其中导电柱包括与导电性衬垫接合的球形部分以及从球形部分延伸的圆柱部分。4.如权利要求1-3所述的电子组件，其中导电柱是从上表面延伸的多个导电柱的部分，使得除了在导电柱与管芯接合的地方之外，导电柱不被任何材料围绕。5.如权利要求3-4所述的电子组件，其中使多个导电柱接近管芯的一条边排成一行。6.—种电子封装，其包括: 电子组件的堆叠，其中每个电子组件包括管芯，所述管芯具有上表面以及从上表面延伸的多个导电柱，使得除了在导电柱与管芯接合的地方之外，每个导电柱不被任何材料围绕；以及 其中以重叠配置布置电子组件的堆叠使得在每个电子组件上的多个导电柱不被另一电子组件覆盖。7.如权利要求6所述的电子封装，其中使在每个电子组件中的多个导电柱接近相应的管芯的一条边排成一行，所述相应的管芯包括相应的多个导电柱。8.如权利要求6-7所述的电子封装，进一步包括围绕电子组件的堆叠的模子。9.如权利要求6-8所述的电子封装，其中移除模子的部分以通过模子的上表面暴露导电柱。10.如权利要求6-9所述的电子封装，进一步包括在模子的上表面上的导电性再分布层，导电性再分布层与多个导电柱中的每个的暴露的部分接合。11.如权利要求6-10所述的电子封装，进一步包括焊料凸块，所述焊料凸块与在模子的上表面上的导电性再分布层接合或者与多个导电柱中的一些导电柱的暴露的部分接合。12.如权利要求6-11所述的电子封装，进一步包括附加的电子封装，所述附加的电子封装是反向的，并且通过连接在电子封装上的焊料凸块和在附加的电子封装上的焊料凸块来与电子封装结合。13.—种方法，其包括通过将导电柱附接到管芯的上表面来形成电子组件，使得导电柱从上表面延伸，并且除了在导电柱与管芯接合的地方之外，导电柱不被任何材料围绕。14.如权利要求13所述的方法，其中将导电柱附接到管芯的上表面包括使用线接合技术将导电柱附接到管芯的上表面。15.如权利要求13-14所述的方法，其中形成电子组件包括将多个导电柱附接到管芯的上表面，使得导电柱从上表面延伸，并且除了在导电柱与管芯接合的地方之外，导电柱不被任何材料围绕。16.如权利要求13-15所述的方法，其中将多个导电柱附接到管芯的上表面包括使多个导电柱接近管芯的一条边排成一行。17.如权利要求13-16所述的方法，进一步包括将附加的电子组件堆叠到电子组件上以形成电子封装，其中每个附加的电子组件包括管芯，所述管芯具有上表面以及从上表面延伸的多个导电柱，使得除了在导电柱与相应的管芯接合的地方之外，每个导电柱不被任何材料围绕，并且其中以重叠配置布置电子组件，使得在每个电子组件上的多个导电柱不被另一电子组件覆盖。18.如权利要求17所述的方法，进一步包括形成围绕电子组件的堆叠的模子。19.如权利要求18所述的方法，进一步包括移除模子的部分以通过模子的上表面暴露导电柱。20.如权利要求19所述的方法，进一步包括: 形成在模子的上表面上的导电性再分布层，其中导电性再分布层与多个导电柱中的每个的暴露的部分接合;以及 形成在导电性再分布层上或者在多个导电柱中的一些导电柱的暴露的部分上的焊料凸块。21.如权利要求20所述的方法，进一步包括: 使电子封装反转；以及 将在电子封装上的焊料凸块附接到另一电子设备。22.—种装置，其包括: 第一管芯； 在第一管芯的表面上的第一导电柱； 第二管芯，其被布置于相邻于第一管芯； 在第二管芯的表面上的第二导电柱； 在每个相应的表面处以及在每个相应的第一导电柱和第二导电柱处，模子材料接触第一管芯和第二管芯，其中模子材料展示了跨第一导电柱和第二导电柱中的每个的特性流，并且其中模子材料是整体的。23.如权利要求22所述的装置，进一步包括随后的管芯以及在随后的管芯的表面上的随后的导电柱，其中模子材料还展示了跨随后的导电柱的特性剩余流。
【文档编号】H01L23/00GK105830212SQ201480008902
【公开日】2016年8月3日
【申请日】2014年10月3日
【发明人】J.赵, C.杨
【申请人】英特尔公司