逻辑状态捕捉电路的制作方法

专利名称：逻辑状态捕捉电路的制作方法
技术领域：
本发明大体上涉及集成电路及处理系统的领域，且更明确地说，涉及零及一捕捉器 电路。
背景技术：
例如蜂窝电话、膝上型计算机、个人数据助理(PDA)等的许多便携式产品利用 执行程序(例如通信及多媒体程序)的处理器。用于此类产品的处理系统包括用于处理 指令及数据的处理器复合体(processor complex)。此类便携式产品、其它个人计算机等 的功能复杂性需要高性能处理器及存储器。同时，便携式产品具有呈电池形式的有限能 量源且以减少的功率电平来提供高性能电平以增加电池寿命。现今开发的许多个人计算 机也经设计成以低功率耗用来提供高性能以减少总能量消耗。
在处理器复合体内部，随着功能性、显示器密度、存储密度及对新通信及媒体压縮 标准的支持增长，以增加的密度来使用存储器元件、逻辑门及锁存器。举例来说，许多 处理器使用长执行管线来实现十亿赫兹时钟速率。因为在每一管线级处锁存大数据总线 及指令总线，所以执行管线中的每一级需要很多个锁存器。
用于移动装置中的存储器元件(例如，寄存器堆)需要高速度与低功率消耗两者。 举例来说，动态逻辑技术归因于其速度优点而在寄存器堆中用于读取存取。动态电路使 用预充电及数据评估阶段来确定输出值。归因于从动态逻辑元件所读取的数据的动态暂 时性质，使用锁存器来保持可用于动态读取位线上的经评估数据值。有利于在不使用时 钟信号的情况下捕捉逻辑零值的保持锁存器通常被称为零捕捉器。举例来说，标准锁存 器可使用交叉耦合式反相器来执行包括下列各项的以下功能捕捉逻辑电平、保持逻辑 电平，及将逻辑电平驱动到后续逻辑级。此标准锁存器在试图将经保持逻辑电平转变到 不同逻辑电平时可能使用过多功率。因为交叉耦合式反相器的输出可驱动长连线或多个 负载，所以转变功率耗用可能大得不可接受。

发明内容
本发明认识到，减少处理器复合体中的功率需求对便携式应用来说是很重要的且通常用于减少处理系统中的功率使用。还认识到，需要设计电路以提供高性能及低功率。 为了所述目的，本发明的实施例陈述一种逻辑状态捕捉器电路，其具有逻辑电路，所述 逻辑电路具有第一输入、第二输入及输出。所述逻辑电路经配置以响应于耦合到第一输 入的数据值的状态改变，从而致使在输出上产生数据值的代表值。第二输入路径接收数 据值的经锁存版本以在数据值已返回到其原始状态之后将代表值保持于输出上。锁存元 件经配置以通过锁存数据值而响应于数据值的状态改变且将数据值的经锁存版本耦合 到第二输入。当数据值改变状态时，通过数据值来启用复位元件，且经启用复位元件经 配置以通过复位锁存元件而响应于时钟输入的状态改变。
另一实施例陈述一种用于捕捉逻辑状态的方法。在预定义周期期间复位逻辑状态捕 捉电路的锁存元件。在一个逻辑级内，在逻辑状态捕捉电路的输出上驱动数据输入信号 的状态改变。锁存元件响应于数据输入信号的状态改变而锁存数据输入信号的逻辑状 态。锁存元件的输出用以保持逻辑状态捕捉电路的输出的输出状态。
另一实施例陈述一种逻辑状态捕捉电路，其具有逻辑电路，所述逻辑电路具有第一 输入、第二输入及输出。逻辑电路经配置以响应于耦合到第一输入的数据值的状态改变， 从而致使在输出上产生数据值的代表值。第二输入接收数据值的经锁存版本以在数据值 已返回到其原始状态之后将代表值保持于输出上。锁存元件经配置以通过锁存数据值而 响应于数据值的状态改变且将数据值的经锁存版本耦合到第二输入。复位元件经配置以 将锁存元件保持于复位状态，直到时钟改变状态，从而允许锁存元件响应于数据值的状 态改变为止。
下文更详细地陈述组合高速逻辑状态捕捉能力、保持功能性与功率节省特征的逻辑 状态捕捉电路。
应理解，对于所属领域的技术人员来说，本发明的其它实施例将从以下详细描述而 变得易于明了，在以下详细描述中，以说明的方式来展示及描述本发明的各种实施例。 如将认识到，本发明能够具有其它及不同实施例且其若干细节能够具有在各种其它方面 的修改，所述实施例及修改均不脱离本发明。因此，本质上应认为附图及详细描述为说 明性的而非限制性的。


图l说明无线通信系统；
图2为零捕捉器电路的第一实施例的电路图； 图3为零捕捉器电路的第二实施例的电路图；图4为说明图3的零捕捉器电路的操作中的第一时序事件序列的时序图； 图5为说明图3的零捕捉器电路的操作中的第二时序事件序列的时序图； 图6说明在图3的零捕捉器电路中捕捉零时的示范性时序事件序列； 图7A为零捕捉器电路的第三实施例的电路图7B为用以为图7A的零捕捉器电路提供时钟的示范性时钟电路；
图8说明支持图7A的零捕捉器电路及图7B的时钟电路的操作的时序图;
图9为一捕捉器电路的第一实施例的电路图；及
图IO为一捕捉器电路的第二实施例的电路图。
具体实施例方式
希望下文结合附图而阐述的详细描述作为本发明的各种示范性实施例的描述，且不 希望表示可实践本发明的仅有实施例。详细描述包括出于提供对本发明的彻底理解的目 的的特定细节。然而，对于所属领域的技术人员来说将显而易见，可在无这些特定细节 的情况下实践本发明。在某些实例中，以框图形式来展示众所周知的结构及组件，以便 避免使本发明的概念模糊。
图1说明可有利地使用本发明的实施例的示范性无线通信系统100。出于说明的目 的，图1展示三个远程单元120、 130及150以及两个基站140。将认识到， 一般无线通 信系统可具有更多远程单元及基站。远程单元120、 130及150包括硬件组件、软件组 件或硬件组件与软件组件两者(如分别由组件125A、 125C及125B所表示)，其适于如 下文进一步所论述来体现本发明。图1展示从基站140到远程单元120、 130及150的 前向链路信号180，及从远程单元120、 130及150到基站140的反向链路信号190。
在图1中，远程单元120被展示为移动电话，远程单元130被展示为便携式计算机， 且远程单元150被展示为无线本地环路系统中的固定位置远程单元。以实例的方式，远 程单元或者可为蜂窝电话、寻呼机、对讲机、手持式个人通信系统(PCS)单元、例如 个人数据助理的便携式数据单元，或例如仪表读取设备的固定位置数据单元。虽然图1 说明根据本发明的教示的远程单元，但本发明不限于这些示范性说明单元。本发明的实 施例可合适地用于具有动态逻辑的任何装置中，例如，管线式处理器及其支持外围装置。
图2为零捕捉器电路200的第一实施例的电路图。示范性零捕捉器电路200由数据 输出级204、锁存元件206及复位元件208组成。数据输出级204与锁存元件206耦合， 锁存元件206进一步与复位元件208耦合。零捕捉器电路200经设计以用于捕捉数据输 入信号210的高到低转变且提供经由数据输出级204到数据输出信号212的快速信号路径，而不管时钟信号230的状态。数据输出级204有利地使用单一逻辑门元件(例如， 逻辑NAND门214)，其可相对于各种因素(例如，到下一逻辑级的性能及扇出负载) 而经有利地设计。应了解，视下一逻辑级的要求而定，可利用其它逻辑功能(例如，AND 门)来实施逻辑NAND门214。锁存元件206包含以交叉耦合式锁存器布置的三态反相 器216及反相器218。经由使用反相器220及晶体管222来控制交叉耦合式反相器216 及218以由于数据输入信号210上的高到低转变而保持零值。交叉耦合式反相器216及 218不直接驱动零捕捉器电路200的数据输出信号212且可相对于各种因素(例如，状 态改变事件时序、装置性能，及装置物理实施尺寸)而经有利地设计。复位元件208包 含两个串联耦合的晶体管224及226，其分别响应于由缓冲器装置228所缓冲的数据输 入信号210及响应于时钟信号230。复位元件208还与零捕捉器电路200的输出驱动级 分离且可相对于各种因素(例如，状态改变事件时序、装置性能、功率，及装置物理实 施尺寸)而经有利地设计。
在操作中，数据输入信号210通常处于高电平值，其在数据评估周期期间可从高电 平值转变到低电平值且接着返回到高电平值。此脉冲指示数据输入信号210上的零的存 在。假定，最初，在数据评估周期开始之前，数据输出信号212处于低电平，此暗示到 NAND门214的两个输入(数据输入信号210及数据H信号232)处于高电平。当数据 输入信号210进行高电平到低电平转变时，NAND门214输出的数据输出信号212转变 到高电平值。从数据输入信号210改变状态到数据输出信号212改变状态的延迟是归因 于NAND门214的延迟及数据输出信号212上的负载。举例来说，可使用65纳米(nm) 技术来实施零捕捉器电路200，且在此技术中，NAND门可具有在为40到70皮秒(ps) 的范围内的延迟，从而驱动四个负载的平均扇出。数据输出级204表示用以将零值提供 到数据输出信号212的快速路径。
数据输入信号210转变到零历时短持续时间脉冲，且必须将数据锁存历时较长时间 周期，以用于使后续级中的逻辑适当地响应于输入值。锁存元件206提供保持功能以保 持数据输出信号212的状态。当数据输入信号210处于低电平时，反相器220以将晶体 管222驱动为"接通"来响应，此导致数据H信号232为低值。又，数据输入信号210 的低值控制三态启用输入234，其将三态反相器216置于高阻抗输出状态。此高阻抗状 态允许在进行转变时在具有最小功率耗用的情况下，通过晶体管222将三态反相器216 的输出容易地驱动到低值。数据H信号232上的低电平致使反相器218的输出(数据L 信号236)转变到高电平。在短周期之后，数据输入信号210转变回到高电平，以重新 启用三态反相器216。三态反相器216响应于处于高电平的数据L信号236，将低电平维持于其输出数据H信号232上，因此这将零锁存于锁存元件206中，且将零保持于到 NAND门214的输入上。因此保持数据输出信号212，直到在数据输入信号210已返回 到其初始电平之后数据输入与时钟两者均为"一"时的下一时间为止。
为了允许零捕捉器响应于下一数据输入信号210值，在如由时钟信号230所控制的 预定义周期期间，启用复位元件208。在数据输入信号210处于高电平的情况下，缓冲 器装置228将晶体管224驱动为接通，且当时钟信号230转变到高电平时，晶体管226 接通，从而导致数据L信号236为低电平。交叉耦合式反相器216及218转变以保持一 电平，从而启用NAND门214，以遵循数据输入信号210上的下一值。
图3为零捕捉器电路300的第二实施例的电路图。示范性零捕捉器电路300由数据 输出级304、锁存元件306及复位元件308组成。数据输出级304与锁存元件306耦合 且进一步与复位元件308耦合。零捕捉器电路300经设计以用于捕捉数据输入信号310 的高到低转变，且提供经由数据输出级304到数据输出信号312的快速信号路径。数据 输出级304有利地使用单一逻辑门元件(例如，逻辑NAND门314)，其可相对于各种 因素(例如，到下一逻辑级的性能及扇出负载)而经有利地设计。应了解，视下一逻辑 级的要求而定，可利用其它逻辑功能(例如，AND门)来实施逻辑NAND门314。锁 存元件306包含以交叉耦合式锁存布置的两输入NOR门316及反相器318。经由使用反 相器320来控制由NOR门316及反相器318所表示的交叉耦合式锁存器以归因于数据 输入信号310上的高到低转变而保持零值。因为NOR门316、反相器318或反相器320 不直接驱动数据输出信号312，所以其可相对于各种因素(例如，状态改变事件时序、 装置性能，及装置物理实施尺寸)而经有利地设计。复位元件308包含两个串联耦合的 晶体管324及326，其分别响应于由反相器320及328所缓冲的数据输入信号310及响 应于时钟信号330。复位元件308还与零捕捉器电路300的输出驱动级分离，且可相对 于各种因素(例如，状态改变事件时序、装置性能，及装置物理实施尺寸)而经有利地 设计。
通过具有作为图3的零捕捉器电路300的单独元件的数据输出级304、锁存元件306 及复位元件308，可在不影响零捕捉器电路300的性能的情况下有利地设计零捕捉器电 路300的个别装置的物理尺寸以用于其既定功能。举例来说，数据输出级304由NAND 门314组成，NAND门314根据数据输出信号312扇出及性能要求而被定尺寸。作为参 考点，可在低功率65 nm CMOS技术中基于4个标准逻辑负载的扇出及相对较短的连线 长度而对NAND门314进行定尺寸。进一步假定，需要高性能，其中零捕捉器电路以正 确操作来响应于(作为实例)为150皮秒的数据输入信号310最小脉冲宽度。进一步假
9定，位于锁存元件306及复位元件308内的装置彼此极接近地放置，且数据输出级304、锁存元件306及复位元件308紧密地定位在一起。
因为锁存元件306的NOR门316、反相器318或反相器320均不直接驱动数据输出信号312，所以可根据其提供的锁存功能而对装置进行定尺寸。在参考点实例中，可相对于NAND门314的尺寸而对NOR门316、反相器318及反相器320进行定尺寸。举例来说，NOR门316、反相器318及反相器320可分别为NAND门314的尺寸的大约0.2x、 0.1x及0.1x且提供正确锁存功能。以类似方式，可根据复位元件308的功能而对单独的复位元件308进行定尺寸。举例来说，因为晶体管324在复位操作期间将"抵抗"反相器318的输出，所以将晶体管324定尺寸为反相器318的尺寸的大约三倍(3x)或NAND门314的尺寸的大约0.3x。驱动晶体管324的反相器328不需要如此大且可为反相器318的尺寸的一半(0.5x)或NAND门314的尺寸的大约0.05x。将晶体管326定尺寸成与晶体管324相同以提供相同载流容量。作为实例而提供这些相对装置尺寸以指示可通过将零捕捉器电路的功能分离成数据输出级、锁存元件及复位元件(例如，零捕捉器电路300)而实现的有利设计尺寸。还应注意，此类物理设计改进进一步增强零捕捉器的性能且减少其功率利用率。
下文分别关于图4及图5以及时序图400及500来详细地描述零捕捉器电路300的其它操作细节。时序图400及500中的信号时序事件的描述包括图3中的电路元件的参考数字且包括以200皮秒(ps)或0.2纳秒(ns)间隔的时间参考标记。 一旦信号转变越过了在实施技术中使用的装置的逻辑阈值，则认为时序事件开始。所展示的组件的代表时序及响应时间为高性能实施技术的示范。
以图4的时序图400开始，说明图3的零捕捉器电路300的操作中的第一事件序列。在时间0.0，时钟信号330及数据H信号332处于低信号值，且数据输入信号310、数据L信号336及数据输出信号312处于高电平。在时序事件404处，时钟信号330已转变到高电平，从而致使将数据L信号336向下驱动到低电平。数据L信号336的状态改变是归因于晶体管324已经接通且时钟信号330将晶体管326驱动为"接通"。在时序事件406处，数据L信号336己转变到低电平，从而致使将数据H信号332驱动到高电平，因为到NOR门316的两个输入将为低。在时序事件408处，将数据输出信号312驱动到低电平，因为到NAND门314的两个输入均处于高电平。
在时序事件410处，数据输入信号310将状态改变到低电平，从而致使数据输出信号312转变到高电平。在时序事件412处，数据输入信号310的状态改变致使数据H信号332转变到低电平。在时序事件414处，数据H信号332的状态改变致使数据L信号
10336转变到高电平，此有利地将数据输入信号310的零值锁存于锁存元件306中。数据输出信号312保持于经锁存零值(归因于NAND门314而反相)，即使在数据输入信号310返回到高电平(如图4中以l.O纳秒标记所说明)时也如此。
在时序事件416处，时钟信号330转变到高电平，从而致使数据L信号336转变到低电平。在时序事件418处，数据L信号336已转变到低电平，从而致使将数据H信号332驱动到高电平，因为到NOR门316的两个输入将为低。在时序事件420处，将数据输出信号312驱动到低电平，因为到NAND门314的两个输入均处于高电平。在时钟信号330返回到低电平的情况下，完成对交叉耦合式反相器的复位且使零捕捉器电路300准备捕捉数据输入信号310的下一个零状态。
应注意，数据输出信号312具有脉冲，所述脉冲从来自时序事件408的数据输出信号312的下降沿开始到时序事件410的数据输出信号312的上升沿，这归因于复位及数据输入信号处的随后高到低转变的影响。应进一步注意，如图5所说明，可通过控制时钟信号330而有利地最小化或避免数据输出信号312的此脉冲。
图5为说明图3的零捕捉器电路300的操作中的第二时序事件序列的时序图。以与图4的时序图的描述类似的方式，时序图500中的信号时序事件的描述包括对图3中的电路元件的参考数字。
在时间O.O，时钟信号330及数据H信号332处于低信号值，且数据输入信号310、数据L信号336及数据输出信号312处于高电平。归因于单独的锁存元件306与复位元件308，可延迟时钟信号330以最小化或避免数据输出信号312在图4中的时序事件408与410之间发生的转变。控制时钟信号330以紧密地匹配数据输入信号310的状态改变的时序。在时序事件504处，时钟信号330已转变到高电平，从而致使将数据L信号336向下驱动到低电平。数据L信号336的状态改变是归因于晶体管324已经接通且时钟信号330将晶体管326驱动为接通。在时序事件506处，数据L信号336已转变到低电平，从而致使数据H信号332开始被驱动到高电平，因为到NOR门316的两个输入将为低。在时序事件512 (其在时序事件506之后的不久归因于经延迟时钟与数据输入信号之间的经最优化时序而发生)处，数据输入信号310的状态改变致使数据H信号332转变回到低电平。在时序事件514处，数据输入信号310的状态改变致使数据L信号336转变到高电平，此有利地将数据输入信号310的零值锁存于锁存元件306中。数据输出信号312保持于经锁存零值(归因于NAND门314而反相)，即使在数据输入信号310返回到高电平(如图5中以l.O纳秒标记所说明)时也如此。应注意，在此复位周期期间归因于经延迟时钟信号330而不发生数据输出信号312的转变。所述转变减少节省了具有多个零捕捉器电路的系统中的功率。应了解，电路分析技术用以确保用于特定实施方案的最佳状况到最坏状况时序情境内的正确操作。
在时序事件516处继续，时钟信号330转变到高电平，从而致使数据L信号336转变到低电平。在时序事件518处，数据L信号336已转变到低电平，从而致使将数据H信号332驱动到高电平，因为到NOR门316的两个输入将为低。在时序事件520处，将数据输出信号312驱动到低电平，因为到NAND门314的两个输入均处于高电平。在时钟信号330返回到低电平的情况下，完成复位周期且使零捕捉器电路300准备捕捉数据输入信号310的下一个零状态。
图3的零捕捉器电路300具有作为两个输入信号的数据输入信号310及时钟信号330以及作为单一输出信号的数据输出信号312。当在两个输入中的任一者上发生转变时，跟随确定零捕捉器电路的操作的时序事件序列。图6说明图3的零捕捉器电路300中捕捉零时的示范性时序事件序列。应了解，信号关于系统中的其它信号的时序及信号从一个状态到另一状态的转变所花费的时间可视实施技术及特定设计(其中信号将具有变化数目的扇出及连线长度)而变化。在实施技术及设计的容许度及规定内，可计及此类变化且此类变化不排除零捕捉器电路的各种实施例的正确操作。
数据输入信号310的初始状态为高且时钟信号330的初始状态为低。又，适当地延迟时钟信号330以紧密地匹配数据输入信号310上的转变的时序，其中时钟信号330的转变在数据输入信号310的转变之前发生。应注意，时钟信号330转变(例如，转变522)通常在评估数据输入信号310之前发生以确保复位锁存元件306。此时序序列允许锁存元件306在需要时根据数据输入信号310的状态而改变状态。将在零捕捉器电路中捕捉数据输入信号310上的高到低转变(无用以复位锁存元件306的先前时钟信号转变)。如果数据输入信号310在无用以复位锁存元件306的先前时钟信号转变的情况下在评估时间维持一电平，则在零捕捉器电路先前保持零的情况下将不会在零捕捉器电路中捕捉一电平。
图6说明在正常操作下的示范性时序事件序列，其中时钟信号在数据评估周期之前。一旦信号转变使用于实施技术中的装置的逻辑阈值交叉，则认为时序事件开始。在框602处，进行时钟信号330是否进行转变(例如，在此状况下为上升转变)的确定。如果未发生时钟信号330的转变，则零捕捉器电路300保持于稳定状态且等待时钟信号330的转变。如果发生时钟信号330的转变，则过程600进行到框604。在框604处，操作复位元件308以将锁存元件数据L信号336驱动为低。框604与时序事件504及516相当。在框606处，锁存元件306开始将数据H信号332驱动为高。框606与时序事件506及
12518相当。
在框608处，进行数据输入信号310是否在时钟信号转变之后进行下降转变的确定。如果进行下降转变，则过程600进行到框610及612。在框610处，将数据输出信号312驱动为高，从而指示零。在框612处，将数据H信号332驱动为低。框612与时序事件512相当。以此方式，避免数据输出信号312的转变(例如，与图4的时序事件408及410相关联)，从而节省功率。在框614处，将数据L信号336驱动为高。框614与时序事件514相当。在框616处，达到稳定状态，其中锁存元件306保持零且数据输出信号312处于高电平。如上文所指示，归因于NAND门314的使用，数据输出信号312上的高电平指示零。
返回到框608，如果数据输入信号310在时钟信号转变之后未进行零转变，则过程600进行到框618。在框618处，将数据输出信号312驱动为低。框618与时序事件520相当。在框620处，达到稳定状态，其中锁存元件306保持一，且数据输出信号312处于低电平。如先前所指示，归因于NAND门314的使用，低电平指示一。
如果可控制数据输入信号310与时钟330的时序关系，则零捕捉器电路的另一实施例可用以提供改进的面积及功率节省，如下文关于图7A及图7B所描述。图7A为零捕捉器电路700的第三实施例的电路图。零捕捉器电路700具有数据输出级704、锁存元件706及复位元件708。除了不需要使用反相器(例如，反相器328)或晶体管(例如，晶体管324)的复位元件708以外，零捕捉器700类似于图3的零捕捉器电路300。数据输出级704及锁存元件706以与图3的数据输出级304及锁存元件306的操作类似的方式操作。
图7B为用以为图7A的零捕捉器电路提供时钟的示范性时钟电路750。时钟电路750控制数据输入信号710与时钟730之间的时序关系。举例来说，为了控制时序关系，时钟电路750使用第一延迟缓冲器752、第二延迟缓冲器754及AND门756。第一延迟缓冲器752相对于数据输入信号710而控制时钟730的到达时间，且第二延迟缓冲器754减少时钟730的脉冲宽度。选择第一延迟缓冲器752及第二延迟缓冲器754的延迟值，以产生可保证成功地对节点736进行复位的时钟730，而同时通过延迟锁存元件706的复位来减少数据L信号736的脉冲宽度。举例来说，可由时钟电路750来控制图5的时序事件506与514之间所指示的脉冲宽度。通过控制此脉冲宽度，最小化或消除了在数据输出信号712上产生假信号(glitch)的可能性。通过小心地控制时序关系，还可减少可能在数据输出信号712上发生的任何假信号的脉冲宽度。
图8说明支持图7A的零捕捉器电路及图7B的时钟电路的操作的时序图800。相对于内部经反相数据输入信号721及数据L信号736来展示数据输入信号710与时钟730 之间的时序关系。假定图7A及图7B的电路响应于处于比接地电平高20%或供应电压 电平的20%的输入信号。举例来说，对于1.0伏的供应电压，将认为"O"值为小于或等 于0.2伏的任何值，且将认为"1"值为大于或等于0.8伏的任何值。视技术而定，可使 用不同供应电压，且还可使用不同于20%的响应容许度。对于时序图800，假定l伏的 供应电压。
在图8中，数据输入信号710在时间802到达。响应于数据输入信号710的到达， 在时序事件804处产生经反相数据输入信号721。在时序事件806处，数据L信号736 以上升沿来响应。控制时钟730，使得时钟730的下降沿在数据L信号736的上升沿之 前的时间延迟周期808内发生以停用晶体管726，从而允许锁存元件706捕捉零。举例 来说，对于时间延迟周期808，可使用用于低功率65nmCMOS技术的40皮秒。此时序 规定视装置的操作角而定且可被认为提供正确操作的值范围。举例来说，当装置在主要 操作角处操作时，规定40 ps的时间延迟周期808以足以确保正确操作。
在图8中，数据输入信号710在时间810返回到"1"值。在时序事件812处，经 反相数据输入信号721响应于数据输入信号710的状态改变而改变状态。接着控制时钟 信号以在大于或等于时间规定814的时间规定返回到"1"值。举例来说，对于时间规 定814，可使用用于低功率65nmCMOS技术的40皮秒。在时序事件816处，响应于时 钟730的状态改变，通过晶体管726而将数据L信号736驱动到"0"电平。应注意， 通过改变第二延迟缓冲器754的延迟，可改变时钟730的脉冲宽度，从而延迟时钟信号 的上升沿。应注意，时钟730及其它信号的上升及下降沿可随着电压、处理技术及例如 信号负载的其它因素而变化。通过以特定技术来评估实施方案(例如，通过使用模拟电 路模拟技术)，可通过使用时钟电路750等来控制上升及下降沿时序、装置延迟及时钟 的脉冲宽度。
图9为一捕捉器电路900的第一实施例的电路图。示范性一捕捉器电路卯0由数据 输出级904、锁存元件卯6及复位元件908组成。数据输出级卯4与锁存元件906耦合 且进一步与复位元件908耦合。 一捕捉器电路900经设计以用于捕捉数据输入信号910 的低到高转变且提供经由数据输出级904到数据输出信号912的快速信号路径。数据输 出级904有利地使用单一逻辑门元件(例如，逻辑NOR门914)，其可相对于各种因素 (例如，到下一逻辑级的性能及扇出负载)而经有利地设计。应了解，视下一逻辑级的 要求而定，可利用其它逻辑功能(例如，或门)来实施逻辑NOR门914。锁存元件卯6 包含以交叉耦合式锁存布置的三态反相器916及反相器918。经由使用反相器920及928以及晶体管922来控制交叉耦合式反相器916及918以归因于数据输入信号910上的低 到高转变而保持一值。交叉耦合式反相器916及918不直接驱动一捕捉器电路900的数 据输出信号912且可相对于各种因素(例如，状态改变事件的时序、装置性能，及装置 物理实施尺寸)而经有利地设计。复位元件卯8包含两个串联耦合的晶体管924及926， 其分别响应于由反相器928所缓冲的数据输入信号910及响应于时钟信号930。复位元 件卯8还与一捕捉器电路900的输出驱动级分离且可相对于各种因素(例如，状态改变 事件的时序、装置性能，及装置物理实施尺寸)而经有利地设计。
在操作中，数据输入信号910通常处于低电平值，其在数据评估周期期间可从低电 平值转变到高电平值且接着返回到低电平值。此脉冲指示数据输入信号910上的一的存 在。假定，最初，在数据评估周期开始之前，数据输出信号912处于高电平，此暗示到 NOR门914的两个输入(数据输入信号910及数据L信号936)处于低电平。当数据输 入信号910进行低电平到高电平转变时，NOR门914输出数据输出信号912转变到低电 平值。从数据输入信号910改变状态到数据输出信号912改变状态的延迟是归因于NOR 门914的延迟及数据输出信号912上的负载。举例来说，可使用90纳米(nm)技术来 实施一捕捉器电路900，且在此技术中，NOR门可具有在为20到40皮秒(ps)的范围 内的延迟，从而驱动四个负载的平均扇出。数据输出级904表示用以将一值提供到数据 输出信号912的快速路径。
数据输入信号910到一的转变历时短持续时间脉冲，且必须将一锁存历时较长时间 周期以用于使后续级中的逻辑适当地响应于一值。锁存元件906提供保持功能以将数据 输出信号912的状态保持为一值。在数据输入信号910处于高电平时，反相器920及928 通过将晶体管922驱动为"接通"来响应，此导致数据H信号932为低值。又，由反相 器928所反相的数据输入信号910的高值控制三态启用输入934，其将三态反相器916 置于高阻抗输出状态。此输出状态允许在进行转变时具有最小功率耗用的情况下通过晶 体管922而将输出容易地驱动到低值。数据H信号932上的低电平致使反相器918的输 出(数据L信号936)转变到高电平。在短周期之后，数据输入信号910转变回到低电 平以重新启用三态反相器916。三态反相器916响应于处于高电平的数据L信号936以 将低电平维持于其输出数据H信号932上，此从而将一锁存于锁存元件卯6中且将一保 持于到NOR门914的输入上。从而在数据输入信号910已返回到其初始电平之后的较 长时间周期内保持数据输出信号912。
为了允许一捕捉器响应于下一数据输入信号910值，在如由时钟信号930所控制的 预定义周期期间启用复位元件908。在数据输入信号910处于低电平的情况下，反相器928将晶体管924驱动为"接通"，且当时钟信号930转变到高电平时，晶体管926 "接 通"，从而导致数据L信号936为低电平。交叉耦合式反相器916及918转变以保持零 电平，从而启用NOR门914以遵循数据输入信号910。
图10为一捕捉器电路1000的第二实施例的电路图。示范性一捕捉器电路1000由 数据输出级1004、锁存元件1006及复位元件1008组成。数据输出级1004与锁存元件 1006耦合且进一步与复位元件1008耦合。 一捕捉器电路1000经设计以用于捕捉数据输 入信号1010的低到高转变且提供经由数据输出级1004到数据输出信号1012的快速信 号路径。数据输出级1004有利地使用单一逻辑门元件(例如，逻辑NOR门1014)，其 可相对于各种因素(例如，到下一逻辑级的性能及扇出负载)而经有利地设计。应了解， 视下一逻辑级的要求而定，可利用其它逻辑功能(例如，或门)来实施逻辑NOR门1014。 锁存元件1006包含以交叉耦合式锁存布置的两输入NAND门1016及反相器1018。经 由使用反相器1020来控制由NAND门1016及反相器1018所表示的交叉耦合式锁存器 以归因于数据输入信号1010上的低到高转变而保持一值。NAND门1016或反相器1018 均不直接驱动数据输出信号1012且可相对于各种因素(例如，状态改变事件的时序、 装置性能，及装置物理实施尺寸)而经有利地设计。复位元件1008包含两个串联耦合 的晶体管1024及1026，其分别响应于由反相器1020所缓冲的数据输入信号1010及响 应于时钟信号1030。复位元件1008还与一捕捉器电路1000的输出驱动级分离且可相对 于各种因素(例如，状态改变事件的时序、装置性能，及装置物理实施尺寸)而经有利 地设计。
当数据输入信号的下降沿比数据输入信号的上升沿更为时序关键时，将通常使用零 捕捉器电路。如果数据输入信号的上升沿更为时序关键，则将通常使用一捕捉器电路。 在动态逻辑电路中，将多次发现使用零捕捉器电路比使用一捕捉器电路改进时序性能。
结合本文中所揭示的实施例所描述的各种说明性逻辑块、模块、电路、元件及/或组 件可利用以下各项来实施或执行通用处理器、数字信号处理器(DSP)、专用集成电路 (ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑组件、离散门或晶体管逻辑、 离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合。通用处理器可为微 处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。 还可将处理器实施为计算组件的组合，例如，DSP与微处理器的组合、多个微处理器的 组合、 一个或一个以上微处理器与DSP核心的联合，或适合于所要应用的任何其它此配 置。
结合本文中所揭示的实施例所描述的方法可直接以硬件、以由处理器所执行的软件
16模块或以两者的组合来体现。软件模块可驻留于RAM存储器、快闪存储器、ROM存储 器、EPROM存储器、EEPROM存储器、寄存器、硬磁盘、可装卸磁盘、CD-ROM或此 项技术中己知的任何其它形式的存储媒体中。可将存储媒体耦合到处理器，使得处理器 可从存储媒体读取信息且可将信息写入到存储媒体。在替代方案中，存储媒体可与处理 器成一体。
虽然在用于指令高速缓冲存储器、数据高速缓冲存储器及其它类型的高速缓冲存储 器的说明性实施例的情形中揭示本发明，但应认识到，所属领域的技术人员可使用与上 文论述及所附权利要求书一致的广泛多种实施方案。
权利要求
1.一种逻辑状态捕捉电路，其包含逻辑电路，其具有第一输入、第二输入及输出，所述逻辑电路经配置以响应于耦合到所述第一输入的数据值的状态改变，从而致使在所述输出上产生所述数据值的代表值，所述第二输入接收所述数据值的经锁存版本，以在所述数据值已返回到其初始状态之后将所述代表值保持于所述输出上；锁存元件，其经配置以通过锁存所述数据值来响应于所述数据值的所述状态改变，且将所述数据值的所述经锁存版本耦合到所述第二输入；以及复位元件，其在所述数据值改变状态时由所述数据值来启用，所述经启用复位元件经配置以通过复位所述锁存元件来响应于时钟输入的状态改变。
2. 根据权利要求1所述的逻辑状态捕捉电路，其中所述时钟输入的所述状态改变在所 述数据值的所述状态改变之前发生。
3. 根据权利要求l所述的逻辑状态捕捉电路，其中所述锁存电路包含-逻辑元件的锁存器布置，其具有用于在所述锁存器中设定一值的控制输入及用于 在所述锁存器中设定零值的控制输入。
4. 根据权利要求3所述的逻辑状态捕捉电路，其中所述复位电路包含门控装置，其由耦合到所述第一输入的所述数据值来启用，且在预定义周期期间 受时钟输入控制，所述预定义周期致使所述门控装置产生用作到所述锁存元件的所 述控制输入中的一者的复位信号。
5. 根据权利要求4所述的逻辑状态捕捉电路，其中所述时钟输入被延迟，从而将复位 时序调整成刚好在数据输入信号从初始状态改变状态到在所述逻辑状态捕捉电路 中捕捉所需要的状态之前开始，且刚好在所述数据输入信号返回到所述初始状态之 前结束。
6. 根据权利要求1所述的逻辑状态捕捉电路，其中与同所述复位电路耦合的所述锁存 元件耦合的所述逻辑电路包含零捕捉器电路。
7. 根据权利要求1所述的逻辑状态捕捉电路，其中与同所述复位电路耦合的所述锁存 元件耦合的所述逻辑电路包含一捕捉器电路。
8. 根据权利要求1所述的逻辑状态捕捉电路，其中所述逻辑电路的尺寸经设计以满足 输出路径的扇出。
9. 根据权利要求3所述的逻辑状态捕捉电路，其中所述逻辑元件的锁存器布置的尺寸设计成小于所述逻辑电路的所述尺寸的一半。
10. 根据权利要求4所述的逻辑状态捕捉电路，其中所述门控装置的尺寸设计成小于所 述逻辑电路的所述尺寸的75%。
11. 一种用于捕捉逻辑状态的方法，所述方法包含在预定义周期期间复位逻辑状态捕捉电路的锁存元件；在一个逻辑级内在所述逻辑状态捕捉电路的输出上驱动数据输入信号的状态改 变；响应于所述数据输入信号的所述状态改变，将所述锁存元件锁存到所述数据输入 信号的逻辑状态；使用所述锁存元件的输出来保持所述逻辑状态捕捉电路的所述输出的输出状态。
12. 根据权利要求11所述的方法，其中所述锁存元件的所述复位在所述数据输入信号 的所述状态改变之前发生，且所述锁存元件到所述数据输入信号的所述经改变状态 的所述锁存在所述预定义周期结束之前发生。
13. 根据权利要求ll所述的方法，其进一步包含响应于时钟转变到一状态而启用所述逻辑状态捕捉电路的复位元件，从而允许所 述逻辑状态捕捉电路中的逻辑状态的所述捕捉。
14. 根据权利要求13所述的方法，其进一步包含在所述数据输入信号的所述状态改变之前，将所述时钟转变的到达时间调整为至 少等于具有一个标准逻辑门的扇出负载的一个逻辑反相器的延迟。
15. 根据权利要求ll所述的方法，其进一步包含-保持所述数据输入信号的所述经锁存逻辑状态，直到时钟转变到将所述锁存元件 保持于复位状态的状态为止。
16. 根据权利要求15所述的方法，其进一步包含将所述时钟的脉冲宽度调整为至少所述数据输入信号的脉冲宽度的延迟加上具 有一个标准逻辑门的扇出负载的一个逻辑反相器的延迟。
17. —种逻辑状态捕捉电路，其包含-逻辑电路，其具有第一输入、第二输入及输出，所述逻辑电路经配置以响应于耦 合到所述第一输入的数据值的状态改变，从而致使在所述输出上产生所述数据值的 代表值，所述第二输入接收所述数据值的经锁存版本，以在所述数据值已返回到其 初始状态之后将所述代表值保持于所述输出上；锁存元件，其经配置以通过锁存所述数据值来响应于所述数据值的所述状态改变，且将所述数据值的所述经锁存版本耦合到所述第二输入；以及复位元件，其经配置以将所述锁存元件保持于复位状态，直到时钟改变状态从而 允许所述锁存元件响应于所述数据值的所述状态改变为止。
18. 根据权利要求17所述的逻辑状态捕捉电路，其中所述锁存电路包含逻辑元件的锁存器布置，其具有用于在所述锁存器中设定一值的控制输入及用于 在所述锁存器中设定零值的控制输入。
19. 根据权利要求18所述的逻辑状态捕捉电路，其中所述复位电路包含门控装置，其在预定义周期期间受所述时钟控制，所述预定义周期致使所述门控 装置产生用作到所述锁存元件的所述控制输入中的一者的复位信号。
20. 根据权利要求19所述的逻辑状态捕捉电路，其进一步包含时钟控制电路，其用于相对于所述数据值的所述状态改变及所述时钟的脉冲宽度 来控制所述时钟的到达时间。
全文摘要
本发明描述若干逻辑状态捕捉电路(200)，其使用逻辑电路(204)，所述逻辑电路(204)具有第一输入(210)、第二输入(232)及输出。所述逻辑电路(204)经配置以响应于耦合到所述第一输入(210)的数据值的状态改变，从而致使在所述输出(212)上产生所述数据值的代表值。所述第二输入(232)接收所述数据值的经锁存版本，以在所述数据值已返回到其原始状态之后，将所述代表值保持于所述输出上。锁存元件(206)经配置以通过锁存所述数据值而响应于所述数据值的所述状态改变，且将所述数据值的所述经锁存版本耦合到所述第二输入(232)。复位元件(208)经配置以通过复位所述锁存元件(206)而响应于时钟输入(230)的状态改变。
文档编号G01R29/027GK101689851SQ200880021803
公开日2010年3月31日 申请日期2008年6月26日 优先权日2007年6月25日
发明者杰弗里·赫伯特·菲舍尔, 柴家明, 葛绍平 申请人:高通股份有限公司