专利名称：存储芯片位线失效分析方法
技术领域：
本发明涉及半导体失效分析领域，特别涉及一种包含埋入式位线及金属位线结构的存储器芯片位线失效分析方法。
背景技术：
对于半导体器件的大规模生产，通过对设计和制造后的半导体器件进行失效分析是提高产率、改善工艺技术可靠性和稳定性的重要手段。对半导体存储器件而言，位线间的短路是一种常见的失效现象，位线的短路将使两条位线上的所有存储单元失去作用，使得存储芯片的存储容量降低，因此，针对半导体存储器件的位线失效分析是非常重要的。对于一些存在埋入式位线以及金属位线结构的特殊存储芯片而言，现有技术中仅对其金属位线进行失效分析通常无法确定其金属位线短路的具体位置。请参看图1，图1为包含埋入式位线及金属位线结构的存储芯片横截面结构简化示意图，该存储芯片在衬底1内存在多条埋入式位线2，埋入式位线2之上还存在与之平行的多条金属位线4，每条埋入式位线2与相应的金属位线4之间通过多个位线接触窗3连接。在该存储芯片存在位线失效的情况下，通过工艺生产线机台与失效模式相关性数据分析结果可知其位线失效是由于位于金属位线4之下的位线接触窗3的顶部存在短路10引起，但通过上述分析无法得知具体的位线失效点。请同时参看图2，图2为包含埋入式位线及金属位线结构的存储芯片的俯视结构示意图，如图2所示，现有技术中，为了准确找出位线上的失效点，首先通过电测试(chip probing test)测量每两条位线之间的电压是否超过阈值，从而找出出现短路的位线。为了说明方便，假定已通过电测试确定图2中方框11内的金属位线41与金属位线42之间发生了短路。由于电测试本身的局限性，通过电测试通常只能确定哪两条位线之间发生了短路失效，无法确定出金属位线41和金属位线42上具体哪一位置发生了短路失效。因此，需要采用进一步的分析手段，例如通过聚集离子束(FIB) 进行电势对比，来查找短路失效的具体位置。聚集离子束(FIB)进行电势对比的原理是当电子束(SEM)或离子束(FIB)扫描过半导体器件的表面时，会与其表面产生非弹性碰撞并放射出一些低能(< 50eV)的二次电子，这些二次电子一般仅能离开半导体器件的表面30nm以内，利用侦测器前端外加几百伏特的电压将这些二次电子吸收并成像。半导体器件表面的电位会影响二次电子的产率， 电位越高放射二次电子量越少，电位越低放射量越多，从而造成半导体器件的表面处于不同电位的部分所成影像的亮度不同，可利用此影像判断半导体器件中的短路或开路情况。 故而若被检样品接地，则接地导体所成影像较亮，因为没有电荷累积，二次电子的产率固定，而未接地导体则随着电荷累积量的增加(表面电位增加)，二次电子的产率减少，所以影像亮度比接地的暗。请参阅图3，图3为对存储芯片进行电势对比分析的方法示意图。如图3所示，若将金属位线42接地，利用聚焦离子束(FIB)对金属位线41进行逐段的切割，使得金属位线41中位于位线接触窗3之上的部分被割裂开来，同时通过电势对比(Voltage contrast)成像判断各个位线接触窗3的顶部是否存在短路情况。由于位线接触窗3底端同时与还埋入式位线2相连，故此时所有位线接触窗3不论其顶端是否与金属位线42存在短路连接均为互连接地的导体，因而电势对比成像观察结果将是金属位线41中所有与位线接触窗3互连的部分均为亮，其余部分则均为暗，从而无法判断出金属位线41与42间的具体短路位置。
发明内容
本发明要解决的技术问题是提供一种存储器芯片位线失效分析方法，以解决现有的位线失效分析方法不能快速查找出位线短路确切位置的问题。为解决上述技术问题，本发明提供一种存储器芯片位线失效分析方法，所述存储器芯片包括衬底、所述衬底内形成的埋入式位线、所述衬底之上依次形成的位线接触窗、金属位线、层间介质层、所述层间介质层内形成的互连金属层以及所述互连金属层之上的钝化层，每条所述埋入式位线与相应的所述金属位线之间通过多个位线接触窗相连，所述方法包括以下步骤去除所述存储芯片的金属位线之上的钝化层、互连金属层及层间介质层，暴露出所述金属位线；通过电测试确定存储芯片上相互之间存在短路的两条金属位线，逐段切割其中的一条金属位线，使得该金属位线中连接于相邻位线接触窗的部分之间均被割断；去除存储芯片的衬底及包含在衬底内的埋入式位线，形成检测样片；对所述检测样片进行电势对比成像观测，确定所述短路金属位线的具体失效位置。可选的，所述去除存储芯片所述金属位线之上的钝化层、互连金属层及所述层间介质层的步骤包括首先通过机械研磨去除所述钝化层、所述互连金属层及部分所述层间介质层，直至所述互连金属层被完全去除。；其次通过反应离子刻蚀去除所述剩余层间介质层。可选的，所述其中的一条金属位线被切割后，其连接于位线接触窗的部分同未连接于位线接触窗的部分完全分离。可选的，采用聚焦离子束对所述金属位线进行逐段切割。可选的，采用聚焦离子束对所述金属位线进行逐段切割，通过观测切割分离出的每段所述金属位线的电势对比成像判断连接于位线接触窗的所述金属位线部分是否同未连接于位线接触窗的所述金属位线部分完全分离。可选的，所述去除存储芯片的衬底的步骤包括首先通过机械研磨去除存储芯片衬底的大部分；其次利用湿法刻蚀完全去除残存衬底。可选的，所述通过机械研磨去除存储芯片衬底的大部分的步骤还包括进行机械研磨之前，将玻璃板粘于存储芯片的所述金属位线层之上，再将T型研磨夹具粘于所述玻璃板之上；完成机械研磨后，将所述T型研磨夹具去除。可选的，所述利用湿法刻蚀完全去除残存衬底的步骤包括将存储芯片放入 80°C 120°C的热碱性溶液中10 20分钟。可选的，所述热碱性溶液为氢氧化钾溶液或四甲基氢氧化铵溶液。
可选的，采用扫描电镜或聚焦离子束对所述检测样片进行电势对比成像观测。本发明提供的存储器芯片位线失效分析方法解决了通过现有技术无法有效确定包含埋入式位线及金属位线结构的存储器芯片的金属位线短路失效的具体位置的问题，且通过该失效分析方法可快速确定金属位线短路失效的具体位置，大大提高了此类失效分析的工作效率，降低了成本。
图1为包含埋入式位线及金属位线结构的存储芯片横截面结构简化示意图；图2为包含埋入式位线及金属位线结构的存储芯片的俯视结构示意图；图3为对存储芯片进行电势对比分析的方法示意图；图4为包含埋入式位线及金属位线结构的存储器芯片的横截面结构的简化剖视图；图fe-图5g为本发明所述存储器芯片的位线失效分析方法的步骤示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。本发明所述的存储器芯片位线失效分析方法利用多种替换方式实现，下面是通过较佳的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，示意图不依一般比例局部放大，不应以此作为对本发明的限定。以下通过包含埋入式位线及金属位线结构的一种存储器芯片作为本发明方法的一种实施例来详述本发明的存储器芯片位线失效分析方法。请参看图4，图4为包含埋入式位线及金属位线结构的存储器芯片的横截面结构的简化剖视图。如图4所示，存储器芯片的衬底1内形成埋入式位线2，埋入式位线2之上形成的层间氧化物5内分布有位线接触窗3及金属位线4，金属位线4之上依次形成互连金属层7和钝化层8。互连金属层7与金属位线4之间通过层间介质6隔离，层间氧化物5 实现衬底1与互连金属层7之间的隔离，位线接触窗3将衬底1内作为有源区的埋入式位线2与金属位线4连接，通过金属位线4实现电流电压的传输。金属位线4的失效通常是由于位线接触窗3顶部出现短路6造成。为确切找出引起位线失效的位线短路确切位置，以下通过本发明方法的一种实施例，结合5g详细说明本发明的存储器芯片的位线失效分析方法。图fe-图5g为本发明方法的步骤示意图。5g各步骤中所示的芯片结构与图4所示的芯片结构相同。首先，去除所述存储芯片的金属位线之上的钝化层、互连金属层及层间介质层，暴露出所述金属位线。如图fe所示，先从芯片的正面通过机械研磨去除存储芯片的钝化层8、互连金属层7及部分层间介质6，直至所述互连金属层7被完全去除。
接下来如图恥所示，通过反应离子刻蚀将剩余层间介质6去除。再次，通过电测试确定存储芯片上相互之间存在短路的两条金属位线，逐段切割其中的一条金属位线，使得该金属位线中连接于相邻位线接触窗的部分之间均被割断；如图5c所示，通过电测试确定出相互间存在短路的两条金属位线，分别标记为41 和42，通过聚焦离子束(FIB)对其中的一条金属位线，例如金属位线41，进行逐段的切割， 使得金属位线41中位于位线接触窗3之上的部分被割裂开来。采用聚焦离子束(FIB)切割的同时通过观察电势对比成像判断金属位线41中位于位线接触窗3之上的部分是否被完全切割开来。若其被完全切割开，则金属位线41中未与位线接触窗3连接的部分为非接地导体，其电势对比成像较暗，而金属位线41中与位线接触窗3连接的部分则为接地导体， 其电势对比成像则较亮。再次，去除存储芯片的衬底及包含在衬底内的埋入式位线，形成检测样片；如图k所示，从芯片的反面通过机械研磨去除存储芯片衬底1的大部分。为确保研磨质量，如图5d所示，在进行研磨之前使用热凝胶12将玻璃板9粘于存储芯片的金属位线层4之上，再使用热蜡14将T型研磨夹具13粘于玻璃板9之上。玻璃板9在研磨过程中对芯片起保护作用，T型研磨夹具13则进一步保证芯片研磨减薄的均勻性。完成对芯片衬底1的机械研磨后，将粘合T型研磨夹具13的蜡14融化，去除T型研磨夹具13。接下来如图5f所示，将存储芯片放入80°C 120°C的热碱性溶液中10 20分钟，利用湿法刻蚀完全去除其残存的衬底1及包含在衬底1内的埋入式位线2，使其位线接触窗3的底部暴露出来。所述碱性溶液可为氢氧化钾(KOH)或四甲基氢氧化铵(TMAH)。至此，检测样片制作完成。最后，对所述检测样片进行电势对比成像观测，确定所述短路金属位线的具体失效位置。如图5g所示，将检测样片上粘贴的玻璃板向下，位线接触窗3的底端向上，通过扫描电镜(SEM)观察其电势对比成像。由图5g可见，若未经聚焦离子束切割的金属位线42 接地，则凡是与金属位线42连接的部分，包括金属位线42上的位线接触窗3以及与金属位线42之间存在短路的金属位线41部分及其位线接触窗3，均成像为亮，而未与金属位线42 形成短路的其余金属位线41部分及其位线接触窗则由于是被割裂开的未接地导体，其成像较暗，因此，通过扫描电镜(SEM)观察其电势对比成像可清晰地判断金属位线41与42间的短路失效位置。上述采用扫描电镜(SEM)对检测样片进行电势对比成像观测只是本发明方法的一种实施例，采用聚焦离子束(FIB)同样可实现对检测样片的电势对比成像观测。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种存储器芯片位线失效分析方法，所述存储器芯片包括衬底、所述衬底内形成的埋入式位线、所述衬底之上依次形成的位线接触窗、金属位线、层间介质层、所述层间介质层内形成的互连金属层以及所述互连金属层之上的钝化层，每条所述埋入式位线与相应的所述金属位线之间通过多个位线接触窗相连，其特征在于，所述方法包括以下步骤去除所述存储芯片的金属位线之上的钝化层、互连金属层及层间介质层，暴露出所述金属位线；通过电测试确定存储芯片上相互之间存在短路的两条金属位线，逐段切割其中的一条金属位线，使得该金属位线中连接于相邻位线接触窗的部分之间均被割断；去除存储芯片的衬底及包含在衬底内的埋入式位线，形成检测样片；对所述检测样片进行电势对比成像观测，确定所述短路金属位线的具体失效位置。
2.如权利要求1所述的存储器芯片位线失效分析方法，其特征在于，所述去除存储芯片所述金属位线之上的钝化层、互连金属层及所述层间介质层的步骤包括首先通过机械研磨去除所述钝化层、所述互连金属层及部分所述层间介质层，直至所述互连金属层被完全去除；其次通过反应离子刻蚀去除所述剩余层间介质层。
3.如权利要求1所述的存储器芯片位线失效分析方法，其特征在于，所述其中的一条金属位线被切割后，其连接于位线接触窗的部分同未连接于位线接触窗的部分完全分离。
4.如权利要求1或3所述的存储器芯片位线失效分析方法，其特征在于，采用聚焦离子束对所述金属位线进行逐段切割。
5.如权利要求3所述的存储器芯片位线失效分析方法，其特征在于，采用聚焦离子束对所述金属位线进行逐段切割，通过观测切割分离出的每段所述金属位线的电势对比成像判断连接于位线接触窗的所述金属位线部分是否同未连接于位线接触窗的所述金属位线部分完全分离。
6.如权利要求1所述的存储器芯片位线失效分析方法，其特征在于，所述去除存储芯片的衬底的步骤包括首先通过机械研磨去除存储芯片衬底的大部分；其次利用湿法刻蚀完全去除残存衬底。
7.如权利要求6所述的存储器芯片位线失效分析方法，其特征在于，所述通过机械研磨去除存储芯片衬底的大部分的步骤还包括进行机械研磨之前，将玻璃板粘于存储芯片的所述金属位线层之上，再将T型研磨夹具粘于所述玻璃板之上；完成机械研磨后，将所述 T型研磨夹具去除。
8.如权利要求6所述的存储器芯片位线失效分析方法，其特征在于，所述利用湿法刻蚀完全去除残存衬底的步骤包括将存储芯片放入80°C 120°C的热碱性溶液中10 20 分钟。
9.如权利要求8所述的存储器芯片位线失效分析方法，其特征在于，所述热碱性溶液为氢氧化钾溶液或四甲基氢氧化铵溶液。
10.如权利要求1所述的存储器芯片位线失效分析方法，其特征在于，采用扫描电镜或聚焦离子束对所述检测样片进行电势对比成像观测。
全文摘要
本发明提供一种存储器芯片位线失效分析方法，用以对包含埋入式位线及金属位线结构的存储器芯片进行位线失效分析，每条所述埋入式位线与相应的所述金属位线之间通过多个位线接触窗相连，所述方法包括以下步骤去除所述存储芯片的金属位线之上的钝化层、互连金属层及层间介质层，暴露出所述金属位线；通过电测试确定存储芯片上相互之间存在短路的两条金属位线，逐段切割其中的一条金属位线，使得该金属位线中连接于相邻位线接触窗的部分之间均被割断；去除存储芯片的衬底及包含在衬底内的埋入式位线，形成检测样片；对所述检测样片进行电势对比成像观测，确定所述短路金属位线的具体失效位置。
文档编号G01R31/02GK102253328SQ201010181309
公开日2011年11月23日 申请日期2010年5月21日 优先权日2010年5月21日
发明者刘海君, 赖李龙, 高慧敏 申请人:中芯国际集成电路制造(上海)有限公司, 武汉新芯集成电路制造有限公司