应力测试方法和测试装置的制作方法

专利名称：应力测试方法和测试装置的制作方法
技术领域：
本发明一般地涉及集成电路芯片测试，具体地说，涉及对半导体器件进行应力测 试的方法和装置。
背景技术：
在半导体技术可靠性领域的历史上，对半导体器件进行应力测试的方法是首先 从晶片切割一测试器件，将其安装在载体上，然后将其与其他器件一起插入大型温度室内， 其中为被测器件(DUT)接上适当施加的电源。通常在各读出间对DUT—次施加数天和数周 的应力。为了测试，一次一个地取下DUT并将DUT放在测试器上。当前技术水平已发展到通常使用与晶片探测器相关的相对简单的设备在晶片上 对器件施加应力和执行测试。通常以高得多的条件施加应力，从而对每个器件施加数分钟 到数小时的应力，并在对器件施加应力期间连续获得读数，或至少在施加应力过程中频繁 获得读数。此方案要求一次只能对晶片上的一个器件施加应力。另外，使用目前可用于晶 片级测试的相对简单的测试器，只能对少数器件(通常为1个DUT，但有时为2到4个DUT) 施加应力和进行测试。由于每个芯片上被施加应力和测试的器件数相对较少，因此所收集 的数据量太少而无法表征跨DUT的任何实际统计变化。近几年，已可使用多个探测头，原则上允许一次测量2到16个芯片。但是由于其 成本、设置时间以及性能相对较差(至少对于4个探头以上的情况)，所以对于上述问题而 言，多个探头并非最优的解决方案。因此，多个探头并未得到广泛认可。因此，对于每个具 有特定机械配置的芯片，仅对一个或两个DUT执行应力测试。负偏压温度不稳定性(NBTI)改变了测试工艺。随着CMOS PFET晶体管数目的 增多，NBTI已成为非常重要的CMOS PFET晶体管故障测试机制。由于移除应力后发生 的迅速松弛并且由于随着器件变窄，位移变化迅速增大(即使平均位移正常也是如此)， 因此加大了理解所述机制的难度。最近，设计了允许使用常规测试设备测量单个器件 短至10-100纳秒的松弛时间的电路(参见例如共同拥有的美国专利申请第12/061077 号[代理案号AUS920070812US1])。但是，这些方法没有解决跨DUT的变化。参见共同 受让人 Visweswariah 的美国专利第 7，111,260 号以及 C. Visweswariah、K. Ravindran、 K. Kalafala、S. G. Walker 禾口 S. Narayan 的论文"First-order incremental block-based statistical timing analysis (基于一阶增量块的统计时序分析)”(设计自动化会议 (DAC)，加利福尼亚州圣地亚哥，第331-336页，2004年6月)。在测试时需要这样的能力对给定芯片上的所有DUT并行施加应力(以使施加应 力时间较短)，然后测试该芯片上的单个DUT，同时使该芯片上的其他器件处于应力之下以 避免返回松弛状态。

发明内容
本发明涉及一种在不需要任何附加或专用设备的情况下，允许对多个半导体器件DUT并行施加应力，然后在其余DUT处于应力状态的情况下单独地测试DUT的方法和装置。具体地说，提供了一种电路，其使能对晶体管或线路元件中的多个DUT并行施加 应力以通过连续测试一次获得大量器件的统计数据。在一个相关方面，本发明包括片上多路复用电路，所述电路允许针对多个被测器 件的各个方面(例如，诸如Vt之类的器件参数)并行施加应力，但允许在其余DUT处于应 力状态的情况下单独测试一 DUT。因此，根据本发明的一个方面，提供了一种用于测试在半导体晶片内形成的多个 晶体管器件的特性的测试装置，所述测试装置包括一个或多个第一导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每 个晶体管器件的第一端子的一个或多个第一开关器件而与所述第一端子相连；一个或多个第二导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每 个晶体管器件的第二端子的一个或多个第二开关器件而与所述第二端子相连；一个或多个第三导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每 个晶体管器件的第三端子的一个或多个第三开关器件而与所述第三端子相连；以及在所述晶片中配置的控制电路，其用于生成信号以同时控制所述一个或多个第一 开关器件、所述一个或多个第二开关器件以及所述一个或多个第三开关器件的激活，以使 得信号能够在预定时间和以预定持续时间在相应的每个所述第一、第二和第三端子处传导 到每个所述晶体管器件，所述信号提供用于在所述多个晶体管器件中的每个晶体管器件处 施加应力的配置；以及所述控制电路被配置为在预定时间生成另一局部信号，所述局部信号用于选择所 述多个晶体管器件中的一个特定晶体管器件，并使能经由所施加的信号将选定晶体管器件 局部配置为一个或多个状态以获得特性数据，其中，所述控制电路被配置为使能收集所述选定晶体管器件处的特性数据，与此 同时对所述多个晶体管器件中的其余晶体管器件同时施加应力。此方面进一步包括，在所述晶片中配置的控制电路包括与所述多个晶体管器件 中的每个晶体管器件相一致地提供的开关配置电路，其响应于控制所述一个或多个第一开 关器件、所述一个或多个第二开关器件以及所述一个或多个第三开关器件的激活的控制信 号，使得信号能够在预定时间和以预定持续时间在相应的每个所述第一、第二和第三端子 处传导到选定晶体管器件。此外，在所述测试装置中，在所述晶片中配置的控制电路进一步包括用于接收多 个数字控制信号并生成所述另一局部信号以针对测试或测量状态选择所述多个晶体管器 件中的一个特定晶体管器件的电路。根据本发明的另一方面，提供了一种对半导体晶片内形成的多个器件进行应力测 试的方法，所述方法包括在所述半导体晶片中提供一个或多个开关器件的并行连接，所述一个或多个开关 器件的每个并行连接都与所述多个器件中的每个器件的结构相连以允许或阻止信号传导 到所述器件结构；配置所述并行连接的多个选定开关器件以使能在预定时段内将应力信号同时施 加到与所述并行连接相连的多个关联选定器件中的每个器件的结构；
切换与所述多个选定器件中的第一器件关联的开关器件以取消施加所述应力信 号，同时继续对其他的所述多个选定器件施加所述应力信号，所施加应力的移除使所述第 一器件变为松弛状态；在所述第一器件的松弛期间或之后的预定时间从所述第一器件的结构获得测量
信号；重新配置所述第一器件以便施加应力信号，以及切换与所述多个选定器件中的第二器件关联的开关器件以取消施加所述应力信 号，同时继续对其他的所述多个选定器件施加所述应力信号，所施加应力的移除使所述第 二器件变为松弛状态；以及重复应用以下步骤选择所述多个器件中要测试的下一相继器件并切换该相继开 关器件以在所述下一相继器件处移除应力信号，同时继续对其他的所述多个选定器件施加 所述应力信号，并在所述预定时间获得所述下一相继器件处的测量值，此后将所述应力信 号重新施加到下一相继器件，其中对半导体晶片内形成的所述多个器件并行施加应力并控制所述多个器件以 连续地获得选定器件的单个测试测量值，同时使能继续对当前未被测试的其余的所述多个 器件施加应力信号。有利地，本发明的系统和方法提供了执行并行施加应力和顺序测试来获得重要统 计分布数据的能力，所述分布数据例如在用于NBTI特性的实施例中非常重要，因为当W减 小时，标准偏差显著增加_它们几乎不增加总体设备时间，这是因为应力测试是并行执行 的。


从下面的详细说明、所附权利要求以及附图，本发明的其他方面、特征和优点将变 得更加显而易见，在所述附图中，相同的标号表示相同的元素图1示出了根据本发明的一个实施例测试的DUT基本电路构建块10 ；图2示出了包括经由总线或类似导体耦接在一起的图1的基本电路构建块10的 连接的阵列架构100 ；图3是被编程为采用根据本发明的一个实例实施例测试DUT (M0S晶体管)的半导 体测试方法的半导体晶片测试平台500的方块图；图4示出了本发明的一个实施例中针对晶片级并行DUT NBTI特性采用的测试结 构阵列400架构； 5示出了用于根据测试结构阵列400中提供的开关配置逻辑在各种工作模式中 编程DUT器件的实例全局选择SEL 1、SEL 2以及di (低)和di (高)的配置；图6示出了对η个DUT器件施加应力期间的实例阵列架构；图7示出了第i个DUT器件的松弛期间的实例阵列架构；图8示出了在第i个DUT器件的松弛模式之后测量第i个DUT器件期间的实例阵 列架构；图9示出了其中采用本发明的测试系统架构550 ；以及图10是示出根据本发明的一个实施例的测试方法的流程图。
具体实施例方式图1示出了用于测试待测器件“DUT”的基本电路构建块10，所述DUT可以是场效 应晶体管器件12(CM0S、JFET、NFET或PFET，此处称为“晶体管”或“晶体管器件”)。但是， 应理解本发明并不限于诸如场效应晶体管之类的特定类型的晶体管，而是可等同地应用于 双极结晶体管以及其他种类的数字组件和器件。因此，虽然根据图1中示出的晶体管器件 12具体在此描述本发明的实施例，但是本领域的技术人员可以轻松地将本发明中的方法和 装置用于其他基本电路构建块。如图1所示，晶体管器件12为MOS晶体管，包括栅极、漏极和源极端子，具体地说， 包括栅极端子13、漏极端子14和源极端子15。此外，栅极端子13、漏极端子14和源极端子 15均与相应选通电路30、40和50相连，每个电路都提供一个或多个开关器件75 ( “开关”、 “门”或“传输门”)的矩阵，开关器件75允许或阻止信号传导到所述晶体管端子或允许或阻 止从所述晶体管端子传导信号。每个相应选通电路30、40和50均被嵌入或以其他方式置 于具有被测DUT的半导体晶片内，并被编程为将应力信号(电压和/或电流)施加到DUT。 在此处所述的实施例中，图1示出了用于专门针对NBTI特性将DUT节点连接到测试器端口 的DUT开关矩阵。更具体地说，DUT开关矩阵包括通过在DUT的每个相应栅极端子、漏极端子以及源 极端子处连接的相应总线23、24和25的一个或多个传输门器件75的并行连接。典型的传 输门器件可包括诸如共同拥有的美国专利第6，882，205号中所述的传输门锁存器或其他 信号传输门器件或开关，它们被编程为使能在器件应力/松弛/或测试状态期间，将精确的 电子信号(即，电压或电流)施加到特定DUT端子或移除所述信号。如图1所示，构建块10的选通电路30包括多个(例如，实例实施例中示出4个) 用于通过总线23连接到晶体管器件12的栅极端子13的单传输门器件75 (标示为S1-S4)； 构建块10的选通电路40包括多个(例如，实例实施例中示出4个)用于通过总线24连接 到器件12的漏极端子14的单传输门器件75 (标示为S5-S8)；并且构建块10的选通电路 50包括多个(例如，实例实施例中示出4个)用于通过总线25连接到器件12的源极端子 15的单传输门器件(标示为S9-S12)。应该理解，可以在不偏离本发明的范围的情况下在 被施加应力的DUT中实现其他配置，例如并行采用更多或更少的传输门(开关)75。如此处将更详细描述的，并且如图1所示，提供了嵌入包括DUT的半导体晶片内或 者从芯片之外的外部电源提供的可编程电源80，在实例实施例中，电源80包括为DUT端子 提供诸如V1-V4、VSA或电流Il的测试(应力)电流或电压的信号导线。因此，在图1所示 的非限制性实例中，在应力工作模式中，与DUT晶体管12的栅极13相连的被标示为S1-S3 的传输门器件75在启用时，可将相应电压VI、V2和V4通过总线23提供给DUT晶体管12 的栅极13。类似地，与DUT晶体管12的漏极14相连的被标示为S5-S6的传输门器件75在 启用时，可将相应电压VI、V3通过总线24提供给被测DUT的漏极14 ；以及，与DUT晶体管 12的源极15相连的被标示为S9-S10的传输门器件75在启用时，可将相应电压V2、V4通过 总线25提供给DUT晶体管12的源极15。此外，应该理解，可将电流信号施加到DUT，并且 如图1所示，与DUT晶体管12的源极15相连的被标示为Sll的传输门器件75在启用时， 可将被标示为Il的电流信号提供给源极端子。
进而，尽管图1中未示出，但是应该理解，DUT晶体管12的每个栅极端子、漏极端 子和源极端子均通过相应传输门器件75与测量器件(电压计或电流计_未示出)相连以 允许在相应端子处测量相应电压或电流。在一个实施例中，可在松弛工作模式中执行此测 量，例如，在从DUT器件端子移除应力信号之后立即执行测量。因此，如图1中示出的非限 制性实例进一步所示，在松弛工作模式中，电路10使能切换通过总线23与DUT晶体管12 的栅极13相连的被标示为S4的传输门器件75，以允许在DUT晶体管12的栅极13处执行 电压(栅极)读出测量。类似地，例如，电路10使能切换通过总线24与DUT晶体管12的 漏极14相连的被标示为S8的传输门器件75，以允许在DUT晶体管12的漏极端子14处执 行电压(漏极)读出测量，以及使能切换通过总线25与DUT晶体管12的源极端子15相连 的被标示为S12的传输门器件75，以允许在DUT晶体管12的源极端子15处执行电压(源 极)读出测量。图2示出了如图1所示用于测试单个DUT 12的相同的基本电路构建块10，所述基 本电路构建块10被连接为包括多个DUT的测试阵列100，所述DUT嵌入晶片内，以行或列 的形式并行排列，并且为了测试而通过公共导线或总线相连。也就是说，图2示出了经由导 体(如总线或总线线路)连接在一起的图1的构建块10的阵列，以使能对多个晶片级DUT
12a、12b.....12η并行(同时)施加应力。在图2所示的实施例中，每条电压(或电流)
信号线V1-V4都例如与每个相应DUT 12a、12b.....12η的每个传输门器件相连。例如，如
图2所示，在启用选定传输门器件时，信号线或导体81经由它们的相应传输门或开关器件
Sl将电压源Vl连接到选定并联的DUT 12a、12b.....12η的每个栅极端子。类似地，信号
线或导体82经由它们的相应已启用的传输门或开关器件S2将电压V2连接到选定并联的
DUT 12a、12b.....12η的每个栅极端子；以及信号线或导体83经由它们的相应已启用的传
输门器件S3将电压V4连接到选定并联的DUT12a、12b.....12η的每个栅极端子。如此处将
更详细描述的，在被编程后，传输门器件可通过扫描链逻辑进行选择并且可以被激活以使 能在测试工作模式下，将所施加的应力信号(例如电压V1、V2或V4)施加到选定DUT 12a、
12b.....12η的栅极端子13。形成到每个并联的DUT 12a、12b.....12η的每个栅极端子
13的被标示为S4的每个传输门器件的并行连接的另一信号线84与测量设备(未示出)相 连。此线路提供由栅极读出设备例如在选定DUT的测量阶段所接收的栅极读出信号。应该 理解，信号线81-83可以是晶片内形成的与电源电路器件80(图1)相连的单独导体，或者 可包括更大的总线器件的一部分，例如，所有Vl连接在每个块10内以及在一条总线上结合 在一起。图2的阵列架构还例如包括总线器件90，其具有形成到每个DUT 12a、12b.....
12η的被标示为S5-S8的每个传输门器件的并行连接的信号线(导体)。如图2所示，信号
线74、84和94 (无论是独立的还是通过总线连接)分别并行连接每个DUT 12a、12b.....
12η的每个相应传输门器件S12、S4和S8,以允许通过适当地选择传输门控制信号，在选定
并联的DUT 12a、12b.....12η的相应源极端子15、栅极端子13和漏极端子14处执行电压
(源极)读出测量或电流读出测量。因此，例如，图2的电路被编程为使能切换与选定DUT
晶体管12a、12b.....12η的漏极端子14相连的被标示为S8的传输门器件95，以允许经由
信号线94在该选定DUT晶体管12a、12b.....12η的漏极端子14处执行电压(漏极)读出
测量；以及，类似地，图2的电路被编程为使能切换与选定DUT晶体管12a、12b.....12η的
10源极端子15相连的被标示为S12的传输门器件76。以允许经由信号线74在一个选定DUT 晶体管12a、12b.....12η的源极端子15处执行电压(源极)读出测量。如此处将参考图4更详细描述的，每个传输门器件75均与晶片内嵌入的适当逻辑 控制电路相连，以便在编程的时间和以编程的持续时间激活(接通或断开)传输门(开关 S1-S12)，以根据所采用的测试法将应力/松弛/测试或测量模式应用到DUT。在一个实施 例中，图2的DUT开关矩阵被用于针对NBTI特性将DUT节点连接到测试器端口。具体地说，参考图2，根据本发明，片上阵列架构100允许针对多个被测器件12a、
12b.....12η的各个方面(例如，诸如Vt之类的晶体管器件参数)执行并行应力测试，但
使能在其余DUT保持应力状态的情况下单独测试一 DUT。更具体地说，通过编程后的逻辑控制电路，可以将被测器件(DUT)编程为处于以
下三种状态第一状态(状态1)，其中对所有选定DUT 12a、12b.....12η并行施加应力(施
加电压或电流)(将其显示为受力器件(DUS))以及；第二状态(状态2)，其中有且只有一个 器件被“松弛”(即，移除所施加的应力)，并且所有其他选定器件保持应力状态；以及第三 状态(状态3)，其中执行被松弛的器件的测试(测量)，同时所有其他DUT器件均处于应力 状态。此测试测量可在所编程的充足松弛时段(其取决于DUT的特定器件特性)后执行。 图10是示出根据本发明的一个实施例的如将更详细地说明的此测试方法200的流程图。参考示出根据本发明的方法步骤编程的实例应力/测试应用的图6-8更详细地阐 述图2中的阵列架构。在此处参考图3、6-8描述的实例应用中，本发明提供了用于直接获 得诸如MOS晶体管阈值电压Vt的所需DUT参数的测量技术。所述测量使用经由模型响应 映射到Vt的IDS。例如，所述模型响应可以是表示饱和区内沟道电流的一阶方程，如下面的 方程1)所示，Ids=KW/L(VGS-VT)2(1+yVDS)其中，11 是0肌晶体管的漏极-源极电流，它是器件参数(例如，MOS晶体管的沟道 宽度W和长度L以及依赖于介电常数的常量“K”、迁移参数、栅极氧化物厚度等)、栅极-源 极电压Ves、器件的阈值电压Vt以及漏极-源极电压Vds的函数。当Vds为常数时，由量λ表 示的短沟道效应不起任何作用，并且方程简化为一个自变量Ves和一个因变量IDS。同一 Ves 条件下，施加应力之前和之后所测的Ids的任何变化均归因于使用此方程的Vt的变化。此 测量技术被视为间接测量，因为它未直接测量VT。为了直接测量VT，Ids需要成为独立参数 并且Ves需要成为相关参数。将Ids和Vds固定为常数，则为了使(Ves-VT)保持恒定，Vt变化 将反应Ves变化。如果DUT的栅极电压也被固定，则只需监视DUT的源极电压便可测量VT。 也就是说，当Ids和Vds为常数时，DUT的源极电压变化是Vt变化的直接测量。此技术被称 为“源极调制”，因为DUT将根据其Vt值调制其源极电压。因此，本发明提供了如图3的实例DUT所示而使Ids和Vds保持恒定的方法。图3 提供了本发明的配置为控制Ids并设置其值的示例性测试装置。控制Vds需要读出DUT的正 在变化的源极电压并调整DUT的漏极电压以使Vds保持恒定的反馈。在一个非限制性实施 例中，在源极跟随器电路600中配置DUT以使DUT Vds如图3所示那样保持恒定。在图3的配置中，测试器400被编程为通过将源极端子输入电流“ 11 ”设置为某一 目标值来固定DUT的IDS。测试器还使DUT的栅极电压保持恒定(例如，保持在零电压)。在DUT的源极电压由于Vt的变化而改变时，只有DUT的Vds需要保持恒定。这可以通过将12 的值设置为高于Il的值来实现。12与Il之间的差限定了源极跟随器器件660的电流IDS， 根据方程1)，这又限定了其栅极到源极电压。由于源极跟随器的栅极_源极电压与DUT的 源极_漏极电压平行，因此其有效地控制了 DUT的Vds值。但是，与其中Vds保持恒定的DUT 不同，源极跟随器的Vds预期随其栅极电压变化(由于反映源极电压变化的DUT Vt的变化) 而变化。因而，为了使源极跟随器Ves对于给定的固定Ids保持恒定，必须最小化方程1中由 “ λ ”表示的短沟道效应，在所述实例实施例中，要求源极跟随器是长沟道器件。由于对于长 沟道器件而言非常小，因此源极跟随器的源极节点准确地跟踪其栅极电压，使DUT的Vds保 持恒定。因此，根据本发明的一个应用，通过监视图3中的源极读出电压输出54来直接观 察由NBTI疲劳导致的Vt变化。对于PFET器件，由于已观察到跨PFET的栅极氧化物施加的静电场导致NBTI劣 化，因此，为了针对NBTI特性在施加应力期间引入缺陷产生，需要较大的静电场。这使得在 施加应力期间无需Ids电流，这在更精确地表示导致产品上的NBTI劣化的电路状态的同时 极大地促进了 DUT的并行化。此外，松弛和测量状态模仿PEFT的开启和关断状态，这要求 更改如何配置漏极节点和源极节点，如图5中的PFET DUT配置中所示。也就是说，如图5所示，在对DUT施加压力60Α期间，在PFET DUT的栅极氧化物间 施加较大的反向偏压。在一个实例中，参考图1和5，在施加应力状态60Α期间，激活传输 门开关Sl并将0伏特(=GND)施加到栅极端子，同时将Vsa电压施加到漏极节点和源极 节点两者。也就是说，将源极端子和漏极端子设置为相同的Vsa电势以消除Ids电流，从而 允许对多个器件同时施加应力。Vsa通常比VDD(=器件设计技术的额定电源DC电压)大 1. 5到2. 3倍，因而对于特性显著地加速了缺陷产生。在松弛状态60B期间，PFET被配置为 处于截止状态，从而反映实际产品状态。在一个实例中，在松弛状态期间，激活传输门开关 以将VDD施加到栅极节点和源极节点，同时将GND施加到漏极节点。对于测量状态60C，如 图1和5所示，针对直接Vt测量配置PFET，这需要激活传输门开关Sl 1以施加固定的Ids (= II)，并将为0伏特(=GND)的栅极电压施加到栅极端子。DUT调制作为其Vt的函数的源 极电压，同时源极跟随器600调节漏极电压(图3)以使Vds保持恒定。在测量期间，启用传 输门开关以将GND施加到栅极端子，并且测试器的端口 Il和12分别被施加到源极节点和 漏极节点。此外，高阻抗读出端口在测量期间被连接到DUT以获得准确的栅极电压、漏极电 压和源极电压。是源极读出电压测量DUT的Vt以用于NBTI特性。图4示出了本发明的实施例中针对晶片级并行DUT NBTI特性采用的测试结构阵 列架构400。如图4所示，DUT开关矩阵100的测试阵列400被配置为支持大量DUT并行 化。在阵列结构400中，输入模拟信号410(VDD、GND、I1、I2和Vsa)以根据此处所述的编 程的测试方法针对多个选定DUT应用DUT应力、松弛和测试/测量阶段。对包括数据、时 钟和选择逻辑信号(SEL 1和SEL 2)的输入数字控制信号411编程，以根据测试特性简档 (profile)针对阵列100的每个选定DUT (图2)激活/取消激活多个选定DUT开关(例如， 测试开关矩阵S1-S12)。例如，将数据和时钟信号输入到生成用于确定选定DUTi的局部DUT 选择信号“di”(其中i = 1到η)的扫描链锁存电路430。在与并行测试阵列100的每个 单独DUT关联的单个开关控制电路415处输入(断言/取消断言)这些信号。单个开关控 制电路415包括逻辑电路，所述逻辑电路响应于数据、选择SELl和SEL 2逻辑信号以及图5中示出的局部选择信号“di”，针对DUTi测试状态配置开关。DUT测试/测量输出信号(例 如，栅极读出、漏极读出和源极读出)412在测量状态期间被适当测试探测器捕获并被处理 以供统计分析。更具体地说，扫描链数据、时钟和全局SEL 1和SEL 2信号编程选定DUT开关矩阵 的单个开关控制电路415，以针对三种状态(即，应力、松弛或测量)中的每个状态局部地配 置每个DUT。全局SEL 1和SEL 2信号控制DUT被配置的状态，并且图5中示出的局部生 成的“di”信号(其中i = 1到n)用于确定被选择为进行测量的DUTp如图5所示由扫描 链电路生成的，如果信号“di”为高75，则允许DUTi根据SEL 1和SEL 2的控制在应力、松 弛和测量状态间转换。当信号“di”为低70时，DUTJf始终保持应力状态。这进一步允许 访问单个DUT以进行测量，同时所有其他n-1个DUT处于应力状态。典型的η值范围从数 百到数千个DUT，因此支持NBTI特性的统计研究。由扫描链模式使用测试结构的数据和时 钟输入来设置扫描链di的值。在任何给定时间只允许一个di为“高”，以便隔离单个DUT 进行测量。图4中的开关配置元件415实现作为SEL 1、SEL 2以及di信号的函数而设置 S1、S2、...S12(图2)的适当电平所需的逻辑。图4中的测试结构400在晶片上实现并如 此处所示被连接到测试器，并且将参考图9更详细地描述。为了展示在应力、测试和松弛状态间切换，分别如图6、7和8所示针对NBTI特性 编程实例DUT开关阵列100AU00B和100C。更具体地，参考图6，其中示出了在对例如DUT 12a.....12d (图2)的DUT器件施
加应力期间的实例阵列架构100A。如图6中的实例阵列100A中所示，选择(以圆圈示出) 两个具有DUT晶体管器件12b和12c的DUT列，方式是经由关联的开关配置电路(图4)， 断言使能激活相应传输门开关101、102的控制信号的组合，以使能经由导线72将应力信号 (例如，电压V2)施加到相应晶体管器件12b和12c的源极。应该理解，经由图4中使用的 扫描链逻辑430，可以同时对多个DUT施加应力(图5，60a)。如图6中的实例阵列100A中 所示，同时选择的两个具有DUT晶体管器件12b和12c的DUT列还断言相应的控制信号，以 使能经由导线74对源极端子的电压读出。如图6中的实例阵列100A中进一步所示，开关配 置电路控制信号的组合被编程为禁止激活相应传输门开关103、104，以阻止将应力信号施 加到两个具有DUT晶体管器件12a和12d的DUT列(即，阻止将应力信号(例如，电压V2) 经由导线72施加到相应晶体管器件12a和12d的源极)。进而，阻止未被控制电路选定的 两个具有DUT晶体管器件12a和12d的未选定DUT列经由导线74提供源极端子的电压读 出测量。尽管图6中未示出，但是应理解，可以通过相同的方式选择传输门(开关)器件以 根据测试状态(应力、松弛或测量)将信号施加到DUT的漏极端子和栅极端子。例如，经由 阵列架构，选定的两个具有DUT晶体管器件12b和12c的DUT列可以包括由选定传输门器 件(例如，传输门器件Si，未示出)施加到栅极端子13的所施加的应力信号(例如，电压 “地”电势)VI，以及包括由选定传输门器件(例如，传输门器件S6，未示出)施加到漏极端 子14的所施加的应力信号(例如，电压)V3。进而应理解，可对图4的开关配置电路415编 程以生成局部控制信号以便激活/取消激活局部阵列100A的传输门开关器件(在图1中 标示为Si、S2、S6和S9)，以将应力电压提供给每个选定DUT。现在参考图7，其中示出了与图6中具有四个DUT 12a、. . .、12d的阵列100A对应的实例阵列架构100B，但是，其配置为松弛诸如DUT 12c的单个选定DUT器件。使用扫描链 数据编程对应的开关控制电路415 (图4)以便切换开关器件，以使选定DUT处于松弛模式 (图5，60b)。如图7中的实例阵列100B所示，仅选择(以圆圈示出)单个具有DUT晶体管 器件12c的DUT列，方式是断言控制信号，所述控制信号使得传输门102能够提供要经由 导线74被施加到晶体管器件12c的源极端子的非应力信号(例如，电压V4)。在一个非限 制性实例中，所述阵列还被编程为在此模式下将V4电压值同时施加到图7的晶体管12c的 栅极端子(V4值可包括诸如电源电压的“VDD”，或至少为等于源极电压值并足以关断晶体 管DUT的值)，以实际强制DUT晶体管器件进入松弛状态。将理解，在此工作模式下，一次只 能选择一个DUT进入松弛状态。因此，如图7中的实例阵列100B所示，在图6的实例阵列 架构100A中被施加应力的DUT晶体管12b已变为未选定，但是，仍保持先前的被施加应力 的状态(不均衡的电压仍被施加到栅极和源极)。进而，如图7的实例阵列100B所示，两个 具有DUT晶体管器件12a和12d的DUT列保持未被控制电路选定，即，通过禁用或取消激活 传输门开关103、104而被取消选定，因而被阻止经由导线72在这些相应晶体管器件12a和 12b的源极处接收所施加的应力信号(例如，电压V2)。进而，如图7所示，切换与具有晶体管DUT 12c的选定DUT列关联的传输门，以使 能经由导线74对源极端子进行电压读出测量，同时阻止未被控制电路选定(或使相应传输 门禁用或取消激活控制信号被断言)的三个具有DUT晶体管器件12a、12b和12d的DUT列 经由导线74提供对源极端子的电压读出测量。如图7进一步所示，应该理解，可以通过相同的方式选择传输门器件以将应力信 号施加到DUT的漏极端子和栅极端子。例如，经由阵列架构100B，选定的具有DUT晶体管器 件12b的DUT列被示为包括由选定传输门器件(例如，传输门器件Si，未示出)施加到栅极 端子的所施加的应力信号(例如，电压“地”电势)VI，以及包括由选定传输门器件(例如， 传输门器件S6，未示出)施加到漏极端子的所施加的应力信号(例如，电压)V3，并且在一 个实例实施例中，该信号的值可在A*VDD的范围内(其中A是介于1. 5到2. 3之间的值，并 且VDD是器件设计技术的额定电源DC电压)。开关配置控制逻辑电路415被适当地设计，从而可以被编程为在图6-8的阵列 100A-100C所述的实例实施例中生成控制信号以激活/取消激活传输门器件。例如，图4的 开关配置电路415被编程为生成控制信号以激活/取消激活(例如，切换)本地阵列100B 中被标示为S3、S5和SlO的DUT传输门开关器件(参见图1)以将DUT松弛状态提供给选 定 DUT。现在参考图8，其中示出了诸如DUT 12c (图7)的选定DUT器件的实例测量状态 期间的实例阵列架构100C。开关控制逻辑电路415 (图4)响应于扫描链信号以针对测量 模式配置DUT(图5，60c)。如图8的实例阵列100C中所示，DUT列的状态与图7中所示的 DUT列的状态相同，即，通过在被施加应力的未选定DUT仍处于应力状态的情况下断言传输 门使能控制信号，选择(以圆圈示出)具有DUT晶体管器件12c的单个FUT列。在这种情况下，传输门开关被编程为在将单个电压值Vl (例如，“地”电压)施加 到栅极端子的同时，经由导体75将电流Il施加到源极端子。在这种模式下(参见图1)， 开关S7被激活(切换)以使能通过实现源极跟随器电路600 (例如，饱和模式下的长沟道 晶体管器件)提供反馈以保持固定的Vds。也就是说，如根据图3所述，在间接测量Vt时，Ids (其设置Ves)和Vds保持恒定。将配置非限制性测试装置以控制Ids并例如通过激活开关 S7(图1)将其值设为启用12电流反馈。也就是说，如图8所示，控制Vds需要反馈，所述反 馈读出正在变化的DUT源极电压并调节DUT的漏极电压以保持Vds恒定(通过配置源极跟 随器电路600中的DUT以保持DUT Vds恒定)。因此，根据本发明，可以对许多DUT (至少在数百到数千个器件的量级)并行施加 应力，然后在其余DUT处于应力状态的情况下逐个进行测试。如此处所述的，并参考描述使用图4中的测试结构400表征NBTI劣化的方法的高 级概述的图10，应该理解，编程的处理器器件或其他逻辑电路被提供为在半导体晶片外部 和/或嵌入半导体晶片的测试设备，以编程关联传输门传输器件的DUT选择、定时和切换， 控制选定多个传输门器件(例如，图1中的S1-S12)的切换动作，以及针对特定的统计或器 件特性根据工作模式(应力、松弛或测试)控制所施加的电源电压(或电流)级别(V1-V4、 、应力等)。应该理解，多个传输门器件(例如S1-S12)中的每个器件的切换动作、所施加的 电源电压(或电流)级别(Vl-VLVj3d^)的值取决于被测的特定器件，并且本领域的技术 人员能够将处理器编程为相应地测试DUT。在一个实施例中，测试装置被编程为使能对单个 晶体管或具有多个DUT的线路元件并行施加应力，以通过连续测试一次性获得大量器件的 统计数据。例如，如图10中示出的测试方法200中所示，在第一步202，逻辑控制电路提供信 号以使能在时间O测量所有η个被测器件的Vt并将这些值记录为预应力Vt值。步骤202 包括通过首先定义测量Vt时的Ids和Vds的值来测量阵列中每个DUT的预应力电压阈值。这 些值取决于DUT大小(W/L)比率以及是在线性工作区还是在饱和工作区内测量VT。一旦确 定Ids和Vds，就相应地设置测试器的Il和12电流以及获得预应力Vt值。然后，在205，逻辑控制电路断言传输门开关控制信号以使能切换阵列100的电源 和应力电压，以便能够在目标Vsa和温度处使所有器件(例如，η个DUT 12a、12b、... 12η) 并行处于应力状态。也就是说，步骤205涉及在所需的电压和温度条件下，在产生可测量和 有意义的Vt偏移所需的时间量内对所有DUT并行施加应力。图10中所示的测试方法200继续到步骤210，其中判定所施加的应力时间是否 大于DUT的目标应力时间。如果所施加的应力时间不大于目标应力时间，则过程返回步骤 205，然后重复步骤210，直到施加应力所需的时间远远超过顺序测量整个DUT阵列所需的 时间。因此，在这种方法中，跨DUT的应力时间并无显著变化并可视为是一致的。仅当满足 了此类准则，系统才根据下一步骤215所示按顺序测量整个DUT阵列。也就是说，达到所需 的应力时间之后，在步骤215测量每个器件的后应力VT。当全局信号SEL 1和SEL 2均为 “低”，从而强制所有η个DUT进入应力模式时，将加载扫描链以便选择第i个器件。然后将 SEL 1和SEL 2均设为“高”(参见图5)，从而强制选定DUTi进入测量模式，其中在步骤215 获得并记录其VT。然后，在步骤220，逻辑控制电路将信号提供给电源和阵列100中与选定 DUT(例如，第i个DUT)对应的传输门器件以启用第二状态，其中松弛第i个DUT，即，移除 所施加的应力，同时使所有其他DUT器件12a、12b、. . . 12n-l保持应力状态。在SEL 2被设 置为“低”同时保持SEL 1为“高”的情况下(参见图5)，选定DUT被置于松弛模式。该选 定DUT在用户定义的时间量内保持松弛模式，然后，如步骤225所示，选择信号SEL 2被设 置为“高”以执行另一 Vt测量。该Vt在步骤225被记录为器件的后松弛VT。再次将SEL 1和SEL 2均设为“低”，从而将所有DUT置于应力模式，然后重复所述过程，直到已测量所有 DUT0这样，继续到图10中的步骤250，判定是否已测试阵列100中的所有DUT器件。如果 尚未测试阵列100中的所有DUT器件，则所述方法返回步骤215，其中将接下来的第i+Ι个 DUT置于松弛模式并进行测试(例如，编程第i+Ι个DUT器件以施加应力信号)，并且所述 方法通过重复步骤215-250继续控制后续器件的松弛和测试。更具体地说，在一个实例实施例中，如图10中的流程图所示，将在编程后的处理 器的控制下执行以下步骤，以使用最有效的方式施加应力和执行测试(A)可以编程所述方法序列，使得首先在时间0 (例如，t = 0)测试DUT器件，以便 为第一器件设置状态3，同时所有其他器件保持状态1 (施加应力)而不施加任何应力电压。 然后测量第一器件，并且逻辑电路使该器件进入状态1，同时使第二器件进入状态3并进行 测试。此过程继续，直到在施加应力之前已测试所有器件。(B) 一旦已测试所有器件，处理器电路就使所有器件进入状态1，然后施加应力电 压。在此模式下，一旦施加了适当的电压，就可对部分或所有器件并行施加应力。(C) 一旦达到应力时间，就在其他器件保持应力模式的情况下，一次一个地将处于 应力下的器件置于松弛模式。达到预设的松弛时间之后，处理器电路将该器件从松弛模式 切换到测试模式，如上面段落(A)所述。(D)在每个施加应力步骤之后，逻辑电路使系统遍历所有处于应力之下的器件，在 保持对所有其他器件的应力偏压的情况下，按顺序对每个器件重复步骤B (松弛步骤)，然 后转到步骤A (测试步骤)。(E)当最后一个器件进入松弛和测试步骤之后，逻辑电路使系统返回对所有器件 并行施加应力。可以以这样的方式设计本发明中采用的电路典型的可靠性实验室无需任何附加 或专用设备来实现本发明。图9示出了包括在半导体晶片内形成的本发明的阵列测试结构 400的测试装置550。具体地说，阵列测试结构400 (图4)在晶片测试探测组件510上安装 的晶片502上实现，晶片测试探测组件510包括测试接口，其包含用于将测试结构400与测 试器的数字和模拟端口 420相连的测试探测器512。这些探测器在处理器或类似逻辑电路 器件560 (其被编程为在应力、松弛和测试/测量模式下执行扫描链实现)的控制下，在测 试结构与测试器之间执行低频和DC类型信号的应用和数据捕获。晶片探测器512上的热 盘508可用于通过提高DUT所在的晶片温度来加速应力期间的NBTI劣化。温度、电压(V应 力)和应力时间全部用于定义应力简档，后者根据处理器件560的控制针对NBTI特性被应 用于DUT阵列。这些包括测量数据的应力简档存储在记忆存储器件530或类似的用于存储 来自数千个DUT的测试测量数据的数据库中。因此，所述方法和结构允许在不增加应力时间的情况下增加测试的DUT数，并且 允许使用在本文的“背景技术”中描述的“典型”测试设备，以便多数技术可靠性实验室可 容易地采用此方法一次确定大量器件的合理统计数据。要指出的是，由于应力时间未增加， 因此总体测试时间只是稍有增加，因为时间的唯一变化是由测试多个DUT (例如，最多数千 个的量级)而非1个DUT造成的。尽管由于NBTI在器件变窄时的已知行为而使获得统计数据对NBTI更重要，但是 所述结构和方法在进行较小适当调整的情况下可用于针对许多技术可靠性问题对多个DUT施加应力以获得数据。例如，所述的测试结构和方法可应用于诸如NFET PBTI和Hot-E之 类的其他劣化特性策略。本发明的各种方法实施例通常将由执行一系列用于实现方法步骤的程序指令的 计算机实现，前提是假设所述计算机能够访问所有处理所需的数据。所述一系列程序指令 可包含在包括存储程序指令的介质的计算机程序产品中。对本领域的技术人员将显而易见 的是，本发明可以在硬件、软件或硬件和软件的组合中实现。任何种类的计算机/服务器系 统(多个)或其他适于实现此处所述的方法的装置都是合适的。典型的硬件和软件组合可 以是包含计算机程序的通用计算机系统，所述计算机程序当被加载和执行时，可执行此处 所述的方法以及所述方法的变型。备选地，可使用包含用于实现本发明的一项或多项功能 任务的专用硬件的专用计算机。如本领域的技术人员将理解的，本发明可以体现为系统、方法或计算机程序产品。 因此，本发明可以采取完全硬件实施例、完全软件实施例(包括固件、驻留软件、微代码等) 或组合了软件和硬件方面的实施例的形式，所有这些实施例在此通常被称为“电路”、“模 块”或“系统”。此外，本发明可以采取体现在任何有形表达介质(在介质中包含计算机可 用程序代码)中的计算机程序产品的形式。可以使用一个或多个计算机可用或计算机可读介质的任意组合。所述计算机可用 或计算机可读介质例如可以是(但不限于)电、磁、光、电磁、红外线或半导体系统、装置、设 备或传播介质。计算机可读介质的更具体的实例(非穷举列表)将包括以下项具有一条 或多条线的电连接、便携式计算机软盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、 可擦写可编程只读存储器(EPR0M或闪存)、光纤、便携式光盘只读存储器(CD-ROM)、光存储 设备、诸如那些支持因特网或内联网的传输介质或磁存储设备。要指出的是，所述计算机可 用或计算机可读介质甚至可以是程序被打印在其上的纸张或其他适合的介质，因为所述程 序可以通过例如光扫描所述纸张或其他介质被电子地捕获，然后被编译、解释或另外以适 合的方式被处理(如果必要)，然后被存储在计算机存储器中。在本文档的上下文中，计算 机可用或计算机可读介质可以是任何能够包含、存储、传送、传播或传输由指令执行系统、 装置或设备使用或与指令执行系统、装置或设备结合的程序的介质。计算机可用介质可以 包括其中包含计算机可用程序代码(在基带中或作为载波的一部分)的传播数据信号。可 以使用任何适当的介质(包括但不限于无线、线缆、光缆、RF等)来传输计算机可用程序代 码。用于执行本发明的操作的计算机程序代码可以使用包含一种或多种编程语言的 任意组合来编写，所述编程语言包括诸如Java、Smalltalk, C++之类的面向对象的编程语 言或者诸如“C”编程语言或类似的编程语言之类的常规过程编程语言。所述程序代码可以 作为独立的软件包完全地在用户计算机上执行，部分地在用户计算机上执行，部分地在用 户计算机上并部分地在远程计算机上执行，或者完全地在远程计算机或服务器上执行。在 后者的情况中，所述远程计算机可以通过包括局域网(LAN)或广域网(WAN)的任何类型网 络与用户的计算机相连，也可以与外部计算机进行连接(例如，使用因特网服务提供商通 过因特网连接)。上面参考根据本发明的实施例的方法、装置(系统)和计算机程序产品的流程图 和/或方块图对本发明进行了描述。将理解，所述流程图和/或方块图的每个方块以及所述流程图和/或方块图中的方块的组合可以由计算机程序指令来实现。这些计算机程序 指令可以被提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器以产生机 器，以便通过所述计算机或其他可编程数据处理装置的处理器执行的所述指令产生用于实 现一个或多个流程图和/或方块图方块中指定的功能/操作的装置。这些计算机程序指令也可以被存储在引导计算机或其他可编程数据处理装置以 特定方式执行功能的计算机可读介质中，以便存储在所述计算机可读介质中的所述指令产 生一件包括实现在所述一个或多个流程图和/或方块图方块中指定的功能/操作的指令装 置的制品。所述计算机程序指令还可被加载到计算机或其他可编程数据处理装置，以导致在 所述计算机或其他可编程装置上执行一系列操作步骤以产生计算机实现的过程，从而在所 述计算机或其他可编程装置上执行的指令提供用于实现在一个或多个流程图和/或方块 图方块中指定的功能/操作的过程。附图中的流程图和方块图示出了根据本发明的各种实施例的系统、方法和计算机 程序产品的可能实施方式的架构、功能和操作。在此方面，所述流程图或方块图中的每个方 块都可以表示代码的模块、段或部分，所述代码包括用于实现指定的逻辑功能(多个)的一 个或多个可执行指令。还应指出，在某些备选实施方式中，在方块中说明的功能可以不按图 中说明的顺序发生。例如，示为连续的两个方块可以实际上被基本同时地执行，或者某些时 候，取决于所涉及的功能，可以以相反的顺序执行所述方块。还将指出，所述方块图和/或 流程图的每个方块以及所述方块图和/或流程图中的方块的组合可以由执行指定功能或 操作的基于专用硬件的系统或专用硬件和计算机指令的组合来实现。尽管示出和描述了本发明的若干实例，但是本领域的技术人员将理解，可以在不 偏离本发明的原理和精神的情况下对这些实施例做出更改，本发明的范围在权利要求及其 等同物中限定。
权利要求
一种用于测试在半导体晶片内形成的多个晶体管器件的特性的测试装置，所述测试装置包括一个或多个第一导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每个晶体管器件的第一端子的一个或多个第一开关器件而与所述第一端子相连；一个或多个第二导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每个晶体管器件的第二端子的一个或多个第二开关器件而与所述第二端子相连；一个或多个第三导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每个晶体管器件的第三端子的一个或多个第三开关器件而与所述第三端子相连；以及在所述晶片中配置的控制电路，其用于生成信号以同时控制所述一个或多个第一开关器件、所述一个或多个第二开关器件以及所述一个或多个第三开关器件的激活，以使得信号能够在预定时间和以预定持续时间在相应的每个所述第一、第二和第三端子处传导到每个所述晶体管器件，所述信号提供用于在所述多个晶体管器件中的每个晶体管器件处施加应力的配置；以及所述控制电路被配置为在预定时间生成另一局部信号，所述局部信号用于选择所述多个晶体管器件中的一个特定晶体管器件，并使能经由所施加的信号将选定晶体管器件局部配置为一个或多个状态以获得特性数据，其中，所述控制电路被配置为使能收集所述选定晶体管器件处的特性数据，与此同时对所述多个晶体管器件中的其余晶体管器件同时施加应力。
2.如权利要求1中所述的测试装置，其中在所述晶片中配置的控制电路包括与所述多个晶体管器件中的每个晶体管器件相一致地提供的开关配置电路，其响应于 控制所述一个或多个第一开关器件、所述一个或多个第二开关器件以及所述一个或多个第 三开关器件的激活的控制信号，使得信号能够在预定时间和以预定持续时间在相应的每个 所述第一、第二和第三端子处传导到选定晶体管器件。
3.如权利要求2中所述的测试装置，其中在所述晶片中配置的控制电路进一步包括用于接收多个数字控制信号并生成所述另一局部信号以选择所述多个晶体管器件中的一个特定晶体管器件的电路。
4.如权利要求3中所述的测试装置，其中用于选择所述多个晶体管器件中的一个特定 晶体管器件的所述另一局部信号被输入到关联的开关配置电路以便控制选定晶体管器件 的所述一个或多个第一开关器件、所述一个或多个第二开关器件以及所述一个或多个第三 开关器件的激活。
5.如权利要求3中所述的测试装置，还包括用于存储数据的记忆存储器件；以及用于在测量工作模式期间读出所述选定晶体管器件的端子处的信号值的电路装置，所 读出的信号值被输出到所述记忆存储器件以存储在其中。
6.如权利要求3中所述的测试装置，其中所述多个晶体管器件中的每个晶体管器件均 为具有所述第一、第二和第三端子的MOSFET晶体管器件，多个晶体管器件的被测试的特性 包括所述MOSFET器件的阈值电压VT。
7.如权利要求3中所述的测试装置，其中接收所述数字信号的电路形成扫描链，由此 使多个晶体管器件并行地处于应力状态，并且所述扫描链使能连续松弛和测试根据生成的另一局部信号选择的单个晶体管器件，所选择的一个晶体管器件被单独地测试且使其余晶 体管器件保持应力状态，并且所述测试产生读出的信号输出值。
8.如权利要求7中所述的测试装置，其中所述扫描链进一步使能连续地测试所述多个 晶体管器件，其中根据生成的另一局部信号一次测试一个晶体管器件，每个所述读出的信 号输出值都被记录在所述记忆存储器件中以供后续统计分析。
9.如权利要求1中所述的测试装置，还包括用于在所述施加应力期间将温度偏压施 加到所述多个晶体管器件的加热器件。
10.如权利要求9中所述的测试装置，其中所读出和记录的信号输出值用于所述多个 晶体管器件的负偏压温度不稳定性NBTI统计分析。
11.一种对半导体晶片内形成的多个器件进行应力测试的方法，所述方法包括在所述半导体晶片中提供一个或多个开关器件的并行连接，所述一个或多个开关器件 的每个并行连接都与所述多个器件中的每个器件的结构相连以允许或阻止信号传导到所 述器件结构；配置所述并行连接的多个选定开关器件以使能在预定时段内将应力信号同时施加到 与所述并行连接相连的多个关联选定器件中的每个器件的结构；切换与所述多个选定器件中的第一器件关联的开关器件以取消施加所述应力信号，同 时继续对其他的所述多个选定器件施加所述应力信号，所施加应力的移除使所述第一器件 变为松弛状态；在所述第一器件的松弛期间或之后的预定时间从所述第一器件的结构获得测量信号；重新配置所述第一器件以便施加应力信号，以及切换与所述多个选定器件中的第二器件关联的开关器件以取消施加所述应力信号，同 时继续对其他的所述多个选定器件施加所述应力信号，所施加应力的移除使所述第二器件 变为松弛状态；以及重复应用以下步骤选择所述多个器件中要测试的下一相继器件并切换该相继开关器 件以在所述下一相继器件处移除应力信号，同时继续对其他的所述多个选定器件施加所述 应力信号，并在所述预定时间获得所述下一相继器件处的测量值，此后将所述应力信号重 新施加到下一相继器件，其中对半导体晶片内形成的所述多个器件并行施加应力并控制所述多个器件以连续 地获得选定器件的单个测试测量值，同时使能继续对当前未被测试的其余的所述多个器件 施加应力信号。
12.如权利要求11中所述的方法，还包括在记忆存储器件中记录从所述第一器件和下一相继器件的结构获得的测量信号的值;以及在记忆存储器件中处理从所述第一器件和下一相继器件的结构获得的所记录的测量 信号以供统计分析。
13.如权利要求12中所述的方法，还包括在所述半导体晶片内的开关配置电路处接收信号以启动对要被测试的所述多个器件 并行施加应力，所述开关配置电路响应于所接收的信号，生成控制信号以激活所述多个器3件中的每个器件处的所述一个或多个开关器件；以及在预定时间和以预定持续时间经由所激活的一个或多个开关器件将应力信号施加到 要被测试的所述多个器件中的每个器件的所述结构。
14.如权利要求13中所述的方法，其中要被测试的所述多个器件中的每个器件都包括 晶体管器件，所述晶体管器件的结构包括第一、第二或第三晶体管器件端子，并且其中所述 一个或多个开关器件的并行连接包括一个或多个允许或阻止信号传导到所述第一晶体管器件端子的第一开关器件、一个或 多个允许或阻止信号传导到所述第二晶体管器件端子的第二开关器件，以及一个或多个允 许或阻止信号传导到所述第三晶体管器件端子的第三开关器件，其中，与要被测试的所述多个晶体管器件中的每个晶体管器件相一致地在所述半导体 晶片内提供单个开关配置电路，并且响应于控制所述一个或多个第一开关器件、所述一个 或多个第二开关器件以及所述一个或多个第三开关器件的激活的信号，使得信号能够在所 述预定时间和以预定持续时间在相应的每个所述第一、第二和第三端子处传导到选定晶体 管器件。
15.如权利要求14中所述的方法，还包括在所述晶片中的扫描链电路处接收多个数字控制信号，并作为响应，在预定时间生成 另一局部信号以用于选择所述多个晶体管器件中的一个特定晶体管器件；对应的单个开关配置电路响应于所述另一局部选择信号和所述控制激活信号，局部地 配置所述多个晶体管器件中的选定晶体管器件以获得单个测试测量值，同时使其余的未选 定晶体管器件处于并行施加的应力之下。
16.如权利要求15中所述的方法，其中所述多个晶体管器件中的每个晶体管器件均为 具有所述第一、第二和第三端子的MOSFET晶体管器件，多个晶体管器件的被测试的特性包 括所述MOSFET器件的阈值电压VT。
17.如权利要求15中所述的方法，还包括对多个晶体管器件并行施加应力；以及通过一次选择一个单独的晶体管器件并在其余晶体管器件保持应力状态的情况下测 试所述单独的晶体管器件来提供连续的松弛和测试，所述测试包括读出晶体管器件端子处 的信号输出值。
18.如权利要求17中所述的方法，还包括使能经由所述扫描链电路对所述多个晶体管器件进行连续测试，一次测试一个晶体管 器件；以及在所述记忆存储器件中记录所读出的信号输出值以供统计分析。
19.如权利要求11中所述的方法，还包括在施加所述应力信号期间将温度偏压施加 到所述多个晶体管器件。
20.如权利要求19中所述的方法，其中针对负偏压温度不稳定性NBTI对被测试的所述 多个器件的所记录的读出信号输出值进行统计分析。
21.一种半导体晶片级测试器件，所述器件包括单个开关矩阵的阵列，其被配置为支持并行测试多个器件，所述阵列中的每个开关矩 阵都对应于所述多个器件中的单个器件并包括一个或多个开关器件的并行连接，所述一个或多个开关器件的每个并行连接都与所述 多个器件中的每个相应器件的结构相连以允许或阻止信号传导到所述器件结构；电路装置，其与每个单个开关矩阵阵列相连以便根据应力、松弛或测量状态之一配置 所述多个器件中的每个器件，所述电路装置响应于第一组信号而激活一个或多个开关器件 的所述并行连接中的至少一个，以使能施加使所述多个器件处于所述应力状态的应力信 号；以及，所述电路装置响应于第二组信号而生成局部选择信号，该局部选择信号进一步激 活单个器件来应用所述松弛或测量状态，其中对半导体晶片内形成的所述多个器件并行施加应力并控制所述多个器件以连续地获 得选定器件的单个测试测量值，同时使能继续对当前未被测试的其余器件施加应力信号。
全文摘要
本发明涉及一种应力测试方法和测试装置。提供了在使用晶片级测试设备时以快速而简化的方式获得晶片级统计数据的系统和方法。所述系统和方法对给定芯片上的所有DUT执行并行施加应力以缩短施加应力时间，然后允许单独测试该芯片上的每个DUT，同时使该芯片上的其他DUT处于应力之下以避免任何松弛。在一个应用中，所获得的统计数据使能分析晶体管器件的负偏压温度不稳定性(NBTI)现象。尽管由于NBTI在器件变窄时的已知行为而使获得统计数据对NBTI更重要，但是所述结构和方法在进行较小适当调整的情况下可用于针对许多技术可靠性机制对多个DUT施加应力。
文档编号G01R31/26GK101923141SQ20101019852
公开日2010年12月22日 申请日期2010年6月7日 优先权日2009年6月11日
发明者A·W·斯特朗, J·D·海斯, J·G·麦西, K·B·阿加瓦尔, N·哈比布 申请人:国际商业机器公司