专利名称：一种用于模拟热像仪工作的调试装置的制作方法
技术领域：
本发明涉及一种适用于红外目标识别系统的图像处理，更特别地说，是指一种采用FPDA芯片为基础的用于产生红外数字信号的调试装置，该调试装置替代了现有红外目标识别系统中热像仪的工作。
背景技术：
红外成像技术是利用背景和目标之间的红外辐射差来形成景物图像的，是当今国内和国际上高科技领域研究的热点。红外成像系统属于被动成像，因此具有良好的隐蔽性。 它突破了照度和光谱响应范围对人眼的视觉限制，因此较可见光系统作用距离更远，具有更强的烟雾透过能力和抗干扰能力，几乎可以准全天候工作。基于红外成像系统的这些优良的特点，它已广泛应用于各种军事和民用领域。
基于红外图像的目标检测，是红外搜索与跟踪系统、精确制导系统、红外预警系统、大视场目标监视系统、卫星遥感系统、船舶主动安全预警系统等应用系统的一项核心技术。2007年2月在《红外》中发表的关于“嵌入式红外目标识别跟踪系统的研究”中公开了一种红外目标识别系统按其功能划分为三个模块红外信号采集处理模块(简称红外模块)、目标识别跟踪模块(简称识别模块)和嵌入式主控模块(简称主控模块)。红外信号采集处理模块用以完成红外图像的采集和A/D转换；目标识别跟踪模块接收数字红外图像，对动态目标进行自动搜索、识别、跟踪，并将处理过的图像和匹配结果送往嵌入式主控模块；嵌入式主控模块负责整个系统的控制，并提供友好的人机交互界面。
红外目标识别系统中的识别模块，常采用嵌入式处理板进行图像识别与跟踪处理，且由于系统中的热像仪传感器大都是数字接口，嵌入式处理板常采用FPGA与DSP结构或单独的FPGA结构。对于识别模块处理板硬件及软件算法的调试存在以下问题
(1)识别模块处理板调试的第一步是按照热像仪的时序，如帧同步、行同步、数据有效信号以及时钟信号得到采集正确的红外图像。这一步通常比较耗时，特别是对于高帧频的热像仪，处理板硬件上布线或物理上线长的不相等引起的延迟往往会导致采集到错误图像，频繁的调试需要热像仪长时间的工作，对于昂贵的制冷型热像仪，长时间工作影响探测器使用寿命。
(2)红外目标识别算法需要不断的调试才能达到最好的效果，特别是对于复杂环境下机动目标识别跟踪，要求算法具有很好的实时性和鲁棒性，需要长时间的调试。目前常采取PC机上读取序列图像用软件调试算法，调试成功后再移植算法到嵌入式处理器上运行。但PC机和嵌入式处理板的软件运行环境不同，使得这种调试方法达不到理想的效果。
(3)对于高像素分辨率热像仪，每位像素通常都大于8位，常用的有14位、16位， 以图片形式保存的图像在PC上都是8位。如果用8位的图像进行算法调试就损失了图像的精度，也会影响算法的调试结果。
(4)在进行外场实验室时，实验样本是非常珍贵的，而由于环境的复杂特殊性以及现有装置的局限性，使得保存这些样本很困难。
因此，针对以上问题，本发明提出一种结构简单、使用方便的模拟红外热像仪时序的调试装置，用以替代红外信号采集模块，进行对红外识别模块的调试。发明内容
本发明的目的是提供一种用于模拟热像仪工作的调试装置，该调试装置按照红外热像仪数字接口时序实时采集并存储样本图像，并能将存储的样本图像按照热像仪数字接口时序输出。该调试装置采用单片FPGA芯片实现，应用HDL硬件描述语言实现FPGA与各个接口的通信；通过图像采集、图像存储、图像回放及图像显示几个步骤实现一个“离线”热像仪的功能，并能通过改变硬件描述语言可重构实现各种热像仪的模拟，对红外目标识别系统的内场和外场实验具有积极的作用。
本发明的一种用于模拟热像仪工作的调试装置，该调试装置包括有FPGA控制器 (50)、PC机(10)、监视器(20)、第一 SD卡(30)、第二 SD卡(40)连接；FPGA控制器(50)与 PC机(10)之间连接有网络芯片(IOA)和网络接口(IOB) ；FPGA控制器(50)与监视器^)) 之间连接有视频编码芯片(20A)和视频接口(20B) ；FPGA控制器(50)与第一 SD卡(30)之间连接有第一 SD卡插槽(30A) ；FPGA控制器(50)与第二 SD卡00)之间连接有第二 SD卡插槽(40A) ；FPGA控制器(50)与红外热像仪之间连接有热像仪接口(100A) ；FPGA控制器 (50)与目标识别模块之间连接有红外识别模块接口 O00A)。
所述的FPGA控制器(50)按实现的功能划分包括有时序接收接口模块(50A)、状态机采集控制模块(50B)、第一缓存模块(50C)、高低转换模块(50D)、第二缓存模块(50E)、编码模块(50F)、第三缓存模块(50G)、以太网控制器(50H)、第四缓存模块(50J)、热像仪时序输出模块(50K)、SD卡读写控制模块(50L)；
时序接收接口模块(50A)用于对热像仪输出的数字红外时序信息(100)进行杂波滤除，去掉毛刺，消除布线延迟，得到调整后时序信息(512)；
状态机采集控制模块(50B)用于对调整后时序信息(51 进行采集，得到有效视频图像信息(511)；
第一缓存模块(50C)用于保存有效视频图像信息(511)，以方便SD卡读写控制模块(50L)调用；该第一缓存模块(50C)缓存的输入端是14bit数据总线，缓存的输出端是 4bit的数据总线；
SD卡读写控制模块(50L)第一方面读取第一缓存模块(50C)中的有效视频图像信息(511)；第二方面对有效视频图像信息(511)进行CRC校验位加载，得到CRC校验图像信息(51)，该CRC校验图像信息(51)保存在第一 SD卡(30)中或者第二 SD卡00)中；第三方面以读SD卡的时序调用CRC校验图像信息(51)，得到样本图像信息(52)输出；
第二缓存模块(50E)用于缓存SD卡读写控制模块(50L)输出的样本图像信息 (52)，并输出第二调用样本缓存信息(521)给编码模块(50F)；
编码模块(50F)对第二调用样本缓存信息(521)按照CCIR-656YUV为4:2:2的数据格式进行编码处理，得到模拟视频图像信息(523)；
高低转换模块(50D)对SD卡读写控制模块(50L)输出的样本图像信息(5 进行高像素分辨率转换成低像素分辩率，得到低像素分辩率图像信息(531)；
第三缓存模块(50G)用于缓存低像素分辩率图像信息(531)，并输出第三调用样本缓存信息(53 给太网控制器(50H)；
以太网控制器(50H)将第三调用样本缓存信息(532)传输给PC机(10)；
第四缓存模块(50J)用于缓存SD卡读写控制模块(50L)输出的样本图像信息 (52)，并输出第四调用样本缓存信息(Ml)给热像仪时序输出模块(50K)；
热像仪时序输出模块(50K)第一方面对第四调用样本缓存信息(Ml)进行时钟频率提取τκ、帧同步提取 、行同步提取Hk、数据使能信号提取A ；第二方面采用时序-图像匹配策略对第四调用样本缓存信息641)进行时序判断处理，得到与热像仪输出的数字红外图像信息(100)的时序相同的热像仪数字接口时序信息000)。
本发明模拟热像仪工作的调试装置的优点在于
①本发明调试装置解决了在调试红外识别模块时，对热像仪频繁开关影响热像仪寿命，特别是对昂贵的制冷型热像仪影响更大。此调试装置能代替热像仪输出数字红外信号，模拟完全热像仪的工作状态而不影响调试结果。
②本发明调试装置在替代高像素分辨率的热像仪时，能保存原始数据，并能按照热像仪接口时序离线输出，不影响图像分辨率和精度，对红外识别模块的调试起到了关键的作用。
③本发明调试装置采用单片FPGA芯片实现，其体积小、重量轻、便于携带、即插即用，对不同的热像仪，仅通过调试装置中的HDL语言稍做修改就能模拟不同的热像仪，特别对于外场实验，由于环境复杂，样本珍贵，此调试装置特别适合采集样本进行样本复现。
④本发明调试装置产品采用双高速SD卡，存储容量大，可以在大震动、高温条件下工作，适合在野外进行外场实验时存储数据，具有广阔的应用前景。
⑤本发明调试装置在采集样本图像时不会影响红外识别模块工作，能同时得到识别结果。
图1是将本发明调试装置连接在红外目标识别跟踪系统中的示意图。
图2是本发明调试装置的硬件连接示意图。
图3是本发明调试装置中FPGA控制器的结构框图。
图4是本发明调试装置中FPGA控制器的时序控制图。
具体实施方式
下面将结合附图对本发明做进一步的详细说明。
参见图1所示，本发明设计的调试装置是连接在现有目标识别跟踪模块(简称识别模块)与红外信号采集处理模块(简称红外模块)之间。在下文中“红外信号采集处理模块”也称为红外热像仪。红外热像仪用于输出数字红外图像信息100给本发明调试装置； 目标识别跟踪模块用于接收本发明调试装置输出的热像仪数字接口时序信息200。在对目标识别跟踪模块进行调试时，红外热像仪仅开启一次，而本发明调试装置则将数字红外图像信息100进行保留，以方便目标识别跟踪模块的再次调用。这样有利于保护红外热像仪的使用，同时提高了红外热像仪的使用寿命。目标红外识别跟踪模块是本发明调试装置的应用对象。
参见图2所示，本发明是一种用于模拟热像仪工作的调试装置，该调试装置包括有FPGA控制器50、PC机10、监视器20、第一 SD卡30、第二 SD卡40连接。
FPGA控制器50与PC机10之间连接有网络芯片IOA和网络接口 10B。
FPGA控制器50与监视器20之间连接有视频编码芯片20A和视频接口 20B。
FPGA控制器50与第一 SD卡30之间连接有第一 SD卡插槽30A。
FPGA控制器50与第二 SD卡40之间连接有第二 SD卡插槽40A。
FPGA控制器50与红外热像仪之间连接有热像仪接口 100A。
FPGA控制器50与目标识别模块之间连接有红外识别模块接口 200A。
PC机10是一种能够按照事先存储的程序，自动、高速地进行大量数值计算和各种信息处理的现代化智能电子设备。最低配置为CPU 2GHz，内存2GB，硬盘20GB;操作系统为 windows 2000/2003/XP。在本发明中，PC机10用于显示与观察样本图像。
监视器20用于观测高像素分辨率红外样本图像。在本发明中，采集到的热像仪的高像素分辨率图像经FPGA控制器50中的编码模块50F转化为模拟视频图像信息523，该模拟视频图像信息523由监视器20来显示。在本发明中，PC机10中显示的样本图像与监视器20中显示的模拟视频图像信息523在显示出现的图像效果是不同的，显示的模拟视频图像信息523具有更丰富的图像细节，并以模拟视频图像信息523作为观察标准。
第一 SD卡30作为FPGA控制器50的图像存储器，通过SD卡插槽与FPGA控制器 50相连，第一 SD卡支持2. 0版本技术规范，支持热插拔。第一 SD卡芯片采用SDHC10，容量为 32G。
第二 SD卡40作为FPGA控制器50的图像存储器，通过SD卡插槽与FPGA控制器 50相连，第二 SD卡支持2. 0版本技术规范，支持热插拔。第二 SD卡芯片采用SDHC10，容量为32G。在本发明中，为了扩大存储容量，采用两片SD卡，对于帧频为50Hz，图像大小为 640X512，像素分辨率为14bit的红外热像仪，能连续存储2小时。SD卡受SD卡读写控制模块50L控制，采用4-bitSD总线模式实现SD卡读写控制模块50L对SD卡的初始化、读写等操作。
在本发明中，网络芯片IOA通过RJ45插座(网络接口 10B)与PC机10相连，以太网接口模块50H—方面控制网络芯片IOA完成图像传输，另一方面以太网接口模块50H完成对网络芯片IOA的初始化设置，根据FPGA控制器50的命令读取第三缓存模块50G中的视频数据，进行网络发送。视频编码芯片20A采用芯片Q9头插座(20B)与监视器2相连， FPGA控制器50中的编码模块50F控制视频编码芯片20A完成模拟视频输出。
FPGA控制器50选用了 Spartan 3E系列的)(C3S00E-PQ208芯片，逻辑门数为20万门，芯片内有20个RAM。
热像仪接口 100A为9针插头。
红外识别模块接口 200A为25针插头。
视频编码芯片20A采用AD公司的ADV7314高速数模编码器芯片，该ADV7314编码器芯片拥有6个独立的14位输入端口，可以接受高清或标清视频格式的数据。
视频接口 20B为9针插头。
网络芯片IOA采用DAVIC0M公司的DM9000A芯片，它是一款快速以太网MAC控制器，能够自适应10/100M，拥有4k双字的SRAM。
网络接口 IOB为RJ45插头。
第一 SD卡插槽30A和第二 SD卡插香港思玛斯公司的MINISD卡座，额定电压 50VAC，额定电流1A，绝缘电阻1000M欧，耐压500V，接触件为铜合金，镀金锡，塑胶本体为热塑胶LCP塑料。
参见图3所示，本发明调试装置中的FPGA控制器50是用一块嵌入式处理板中 FPGA 芯片实现，采用 Verilog HDL(HDL hardware Discription Language，软件版本 ISE10. 1)硬件描述语言实现FPGA芯片与各个接口的通信。
参见图3所示，本发明FPGA控制器50按实现的功能划分包括有时序接收接口模块50A、状态机采集控制模块50B、第一缓存模块50C、高低转换模块50D、第二缓存模块50E、 编码模块50F、第三缓存模块50G、以太网控制器50H、第四缓存模块50J、热像仪时序输出模块50K、SD卡读写控制模块50L。
(一 )时序接收接口模块50A
时序接收接口模块50A用于对热像仪输出的数字红外时序信息100进行杂波滤除，去掉毛刺，消除布线延迟，得到调整后时序信息512。
为了得到无延迟的时钟信息，需将时钟信号接在全局时钟上引脚上，用数字时钟管理模块(DCM:Digital Clock Management)消除时钟抖动和延迟。
对于帧同步、行同步及数据有效信号，需要用锁存器消除传输过程中引入的毛刺信号。
( 二)状态机采集控制模块50B
状态机采集控制模块50B用于对调整后时序信息512进行采集，得到有效视频图像信息511。
在一帧图像数据的采集过程中，最重要的就是对一帧图像数据开始和结束时刻的判断，本发明用状态机实现对采集过程起止点的精确控制。
帧同步的上升沿表示一帧图像的开始，在行同步信号有效和数据使能信号有效时，时钟上升沿采集热像仪接口的数据总线上的图像数据即为有效视频图像信息511。基于这三个信号(帧同步信号、行同步信号、数据使能信号)确定一帧图像的采集过程起止点的状态控制流程如下
(A)若检测帧同步信号电平为低，转入步骤⑶；
(B)若检测到帧同步信号电平为高，转入步骤(C)，同时开始一帧新图像的采集；
(C)若检测到行同步信号电平为高，转入步骤(D)；
(D)若检测到行同步信号电平为低，则表明一帧图像采集过程结束，转入步骤 (A)，否则在数据有效信号电平为高期间进行有效的图像数据采集。
在本发明中，状态机采集控制模块50B输出的有效视频图像信息511为14bit像素位宽图像，热像仪的数据总线位宽为14bit，每次采集得到一个像素灰度值。
(三)第一缓存模块50C
第一缓存模块50C用于保存有效视频图像信息511，以方便SD卡读写控制模块 50L调用。
第一缓存模块50C是一个异步存储器，用来存储、缓冲两个异步时钟之间的数据传输。在缓存的输入端是14bit数据总线，缓存的输出端是4bit的数据总线。9
(四)SD卡读写控制模块50L
SD卡读写控制模块50L第一方面读取第一缓存模块50C中的有效视频图像信息 511 ；第二方面对有效视频图像信息511进行CRC校验位加载，得到含有CRC校验位的图像信息51 (简称为CRC校验图像信息)，该CRC校验图像信息51保存在第一 SD卡30中或者第二 SD卡40中；第三方面以读SD卡的时序调用CRC校验图像信息51，得到样本图像信息 52输出。
SD卡读写控制模块50L采用快速写入、读出方式，时钟为50MHz，每次读写操作先发送Ibit起始位0，接着4位数据总线上发送512bit的有效视频图像信息511，紧接着发送由有效视频图像信息得到的16bitCRC校验码，最后发送1位停止位1。
(五)第二缓存模块5OE
第二缓存模块50E用于缓存SD卡读写控制模块50L输出的样本图像信息52，并输出第二调用样本缓存信息521给编码模块50F。
第二缓存模块50E是一个异步存储器，用来存储、缓冲两个异步时钟之间的数据传输。在缓存的输入端是4bit数据总线，缓存的输出端是14bit的数据总线。
(六)编码模块5OF
编码模块50F对第二调用样本缓存信息521按照CCIR-656YUV为4:2:2的数据格式进行编码处理，得到模拟视频图像信息523，该模拟视频图像信息523为YPrfb逐行扫描格式的高清晰度视频。
视频编码模块首先通过I2C总线对视频编码芯片的寄存器进行配置，这里采用主从模式进行寄存器配置。寄存器配置完成后，在外部水平、垂直和消隐信号或EAV/SAV时序码的控制下，适当的同步信号被插入数字数据流即输入信号之中。
(七)高低转换模块50D
高低转换模块50D对SD卡读写控制模块50L输出的样本图像信息52进行高像素分辨率转换成低像素分辩率，得到低像素分辩率图像信息531。
高低转换模块50D对前一帧图像进行灰度统计，用前一帧图像的灰度统计结果对后一帧图像进行处理。灰度统计时得到一帧图像像素的最大值和最小值以及最大值与最小值之差。当前帧像素减去灰度统计时最小值得到中间像素，然后根据最大和最小值之差取中间像素的高8位得到转换输出。
(八)第三缓存模块5OG
第三缓存模块50G用于缓存低像素分辩率图像信息531，并输出第三调用样本缓存信息532给太网控制器50H。
第三缓存模块50G是一个异步存储器，用来存储、缓冲两个异步时钟之间的数据传输。在缓存的输入端是8bit数据总线，缓存的输出端是Sbit的数据总线。
(九)以太网控制器50H
以太网控制器50H将第三调用样本缓存信息532传输给PC机10。
在本发明中，太网控制器50H采用DM9000芯片。
以太网控制器50H通过总线对DM9000A进行寄存器和状态寄存器的配置以完成初始化，随后DM9000A进入数据收发状态。过程如下
(A)以太网控制器50H利用写操作寄存器MWCMD向DM9000A的发送缓冲区中写入发送数据帧，包括6字节目标MAC地址、6字节源MAC地址、2字节数据长度或协议类型、一行图像的像素数据。
(B)将数据帧长度写入发送包长度寄存器TPLR。数据帧长度为包括目标地址、源地址等数据包信息的总长度，将长度的高字节写入FDH，低字节写入FCH。
(C)设置发送控制寄存器TCR的bit
= 1，向DM9000A发出发送数据包指令， DM9000A会自动插入报头和帧起始分隔符等，处理完毕后再开始发送数据帧。
在本发明中，太网控制器控制网络芯片与PC机10实现数据交互。
(十)第四缓存模块50J
第四缓存模块50J用于缓存SD卡读写控制模块50L输出的样本图像信息52，并输出第四调用样本缓存信息541给热像仪时序输出模块50K。
第四缓存模块50J是一个异步存储器，用来存储、缓冲两个异步时钟之间的数据传输。在缓存的输入端是4bit数据总线，缓存的输出端是14bit的数据总线。
(十一)热像仪时序输出模块5OK
热像仪时序输出模块50K第一方面对第四调用样本缓存信息Ml进行时钟频率提取τκ、帧同步提取&、行同步提取Hk、数据使能信号提取A ；第二方面采用时序-图像匹配策略对第四调用样本缓存信息541进行时序判断处理，得到与热像仪输出的数字红外图像信息100的时序相同的图像信息200(简称为热像仪数字接口时序信息200)。
参见图4所示，在本发明中，热像仪时序输出模块50K对图像时序控制采用了时序-图像匹配策略，该时序-图像匹配策略包括有下列步骤
(A)首先使帧同步信号Τκ、行同步信号Hk、数据使能信号Dk无效，像素时钟为 29. 5MHz ；启动列计数器计数，计数时钟为像素时钟；当计数到334425时，检测第四缓存模块50J中FIFO半满信号是否有效，若为真，使能第四缓存模块50J中FIFO读使能信号，转到步骤⑶，同时清零列计数器；若为假，清零计数器，重新开始计数，当计数到334425时， 再一次检测第四缓存模块50J中FIFO半满信号是否有效，重复此步骤，直到转到步骤(B)；
(B)列计数器从0开始计数，使帧同步信号Τκ、行同步信号Hk有效，列计数器为偶数使，使数据使能信号1\有效，列计数器为奇数时，使数据使能信号1\无效；同时，采样第四缓存模块50J中FIFO数据总线上图像数据送往热像仪时序输出模块50K中数据总线；当列计数达到319后，使行同步提取Hk、数据使能信号提取 无效，列计数器清零，使第四缓存模块50J中FIFO读使能信号无效，停止采集第四缓存模块50J中FIFO数据总线上图像数据，同时转到步骤(C)；
(C)列计数器重新开始计数，每个时钟上升沿列计数器加1，当计数达到187后，将行计数器加1，并将列计数器清零，同时转到步骤(D)
(D)判断行计数器是否大于239，若为真，使帧同步信号Tk无效，同时转到步骤 (A)；若为假，转到步骤(B)0
在FPGA中，这四个步骤由状态机控制，4个步骤分别为idle、high_H、1 ow_H、tran_ on，这四个状态之间循环转移完成时序输出模块50K的功能，得到热像仪的数字接口时序。
在本发明中，FPGA控制器50包括有第一缓存模块50C、第二缓存模块50E、第三缓存模块50G和第四缓存模块50J。
第一缓存模块50C存储的是时序调整后图像信息511，该时序调整后图像信息51111的数据总线为14bit，时钟为14. 75MHz ；而第一缓存模块50C输出给SD卡读写控制模块50L 的图像信息的数据总线为4bit，时钟为50MHz ；
第二缓存模块50E存储的是第二调用样本缓存信息521 ；该第二调用样本缓存信息521的数据总线为14bit，时钟为14. 75MHz ；而SD卡读写控制模块50L输出的样本图像信息52的数据总线为4bit，时钟为50MHz ；
第三缓存模块50G存储的是第三调用样本缓存信息532 ；该第三调用样本缓存信息532的数据总线为8bit，时钟为50MHz ；而高低转换模块50D输出的低像素分辩率图像信息531的数据总线为8bit，时钟为50MHz ；
第四缓存模块50J存储的是第四调用样本缓存信息M1，该第四调用样本缓存信息讨1的数据总线为14bit，时钟为14. 75MHz ；而SD卡读写控制模块50L输出的样本图像信息52的数据总线为4bit，时钟为50MHz。
第一缓存模块50C采用两个FIFO (即第一个FIFO、第二个FIFO)的乒乓结构进行数据传输，每个FIFO设置半满标志。当第一个FIFO半满信号有效时，SD卡读写控制模块 50L开始读取第一个FIFO中数据并写入第一 SD卡或者第二 SD卡中，直到第一个FIFO为空。当第二个FIFO半满信号有效时，SD卡读写控制模块50L读取第二个FIFO中数据写入第一 SD卡或者第二 SD卡中。
第二缓存模块50E采用两个FIFO (即第三个FIFO、第四个FIFO)的乒乓结构进行数据传输，每个FIFO设置半满标志。当第三个FIFO半满信号有效时，编码模块50F开始读取第三个FIFO中数据并进行编码处理，直到第三个FIFO为空。当第四个FIFO半满信号有效时，编码模块50F开始读取第四个FIFO中数据进行编码处理，直到第四个FIFO为空。
第三缓存模块50G采用一个FIFO(即第五个FIFO)的乒乓结构进行数据传输， FIFO设置半满标志。太网控制器50H读取第五个FIFO中数据并传输至PC机进行图像显7J\ ο
第四缓存模块50J采用两个FIF0(即第六个FIFO、第七个FIFO)的乒乓结构进行数据传输，每个FIFO设置半满标志。当第六个FIFO半满信号有效时，热像仪时序输出模块 50K开始读取第六个FIFO中数据并传输至目标识别跟踪模块，直到第六个FIFO为空。当第七个FIFO半满信号有效时，热像仪时序输出模块50K开始读取第七个FIFO中数据并传输至目标识别跟踪模块，直到第七个FIFO为空。
权利要求
1.一种用于模拟热像仪工作的调试装置，其特征在于该调试装置包括有FPGA控制器 (50)、PC 机(10)、监视器(20)、第一 SD 卡(30)、第二 SD 卡(40)连接；FPGA控制器(50)与PC机(10)之间连接有网络芯片(IOA)和网络接口(IOB)；FPGA控制器(50)与监视器00)之间连接有视频编码芯片O0A)和视频接口 Q0B)；FPGA控制器(50)与第一 SD卡(30)之间连接有第一 SD卡插槽(30A)；FPGA控制器(50)与第二 SD卡00)之间连接有第二 SD卡插槽(40A)；FPGA控制器(50)与红外热像仪之间连接有热像仪接口(100A)；FPGA控制器(50)与目标识别模块之间连接有红外识别模块接口 O00A)。
2.根据权利要求1所述的用于模拟热像仪工作的调试装置，其特征在于FPGA控制器(50)按实现的功能划分包括有时序接收接口模块(50A)、状态机采集控制模块(50B)、第一缓存模块(50C)、高低转换模块(50D)、第二缓存模块(50E)、编码模块(50F)、第三缓存模块 (50G)、以太网控制器(50H)、第四缓存模块(50J)、热像仪时序输出模块(50K)、SD卡读写控制模块(50L)；时序接收接口模块(50A)用于对热像仪输出的数字红外时序信息(100)进行杂波滤除，去掉毛刺，消除布线延迟，得到调整后时序信息(512)；状态机采集控制模块(50B)用于对调整后时序信息(51 进行采集，得到有效视频图像信息(511)；第一缓存模块(50C)用于保存有效视频图像信息(511)，以方便SD卡读写控制模块 (50L)调用；该第一缓存模块(50C)缓存的输入端是14bit数据总线，缓存的输出端是4bit 的数据总线；SD卡读写控制模块(50L)第一方面读取第一缓存模块(50C)中的有效视频图像信息 (511)；第二方面对有效视频图像信息(511)进行CRC校验位加载，得到CRC校验图像信息(51)，该CRC校验图像信息(51)保存在第一SD卡(30)中或者第二 SD卡00)中；第三方面以读SD卡的时序调用CRC校验图像信息(51)，得到样本图像信息(52)输出；第二缓存模块(50E)用于缓存SD卡读写控制模块(50L)输出的样本图像信息(52)，并输出第二调用样本缓存信息(521)给编码模块(50F)；编码模块(50F)对第二调用样本缓存信息(521)按照CCIR-656YUV为4:2:2的数据格式进行编码处理，得到模拟视频图像信息(523)；高低转换模块(50D)对SD卡读写控制模块(50L)输出的样本图像信息(5 进行高像素分辨率转换成低像素分辩率，得到低像素分辩率图像信息(531)；第三缓存模块(50G)用于缓存低像素分辩率图像信息(531)，并输出第三调用样本缓存信息(532)给太网控制器(50H)；以太网控制器(50H)将第三调用样本缓存信息(53 传输给PC机(10)； 第四缓存模块(50J)用于缓存SD卡读写控制模块(50L)输出的样本图像信息(52)，并输出第四调用样本缓存信息(541)给热像仪时序输出模块(50K)；热像仪时序输出模块(50K)第一方面对第四调用样本缓存信息(Ml)进行时钟频率提取Τκ、帧同步提取&、行同步提取Hk、数据使能信号提取A ；第二方面采用时序-图像匹配策略对第四调用样本缓存信息(541)进行时序判断处理，得到与热像仪输出的数字红外图像信息(100)的时序相同的热像仪数字接口时序信息000)。
3.根据权利要求2所述的用于模拟热像仪工作的调试装置，其特征在于热像仪时序输出模块(50K)中对时序的控制采用了时序-图像匹配策略，该时序-图像匹配策略包括有下列处理步骤(A)首先使帧同步信号Τκ、行同步提取Hk、数据使能信号Dk无效，像素时钟为29.5MHz ； 启动列计数器计数，计数时钟为像素时钟；当计数到334425时，检测第四缓存模块50J中 FIFO半满信号是否有效，若为真，使能第四缓存模块50J中FIFO读使能信号，转到步骤 (B)，同时清零列计数器；若为假，清零计数器，重新开始计数，当计数到334425时，再一次检测第四缓存模块50J中FIFO半满信号是否有效，重复此步骤，直到转到步骤(B)；(B)列计数器从0开始计数，使帧同步信号Τκ、行同步信号Hk有效，列计数器为偶数使， 使数据使能信号A有效，列计数器为奇数时，使数据使能信号A无效；同时，采样第四缓存模块50J中FIFO数据总线上图像数据送往热像仪时序输出模块50K中数据总线；当列计数达到319后，使行同步提取Hk、数据使能信号提取 无效，列计数器清零，使第四缓存模块 50J中FIFO读使能信号无效，停止采集第四缓存模块50J中FIFO数据总线上图像数据，同时转到步骤(C)；(C)列计数器重新开始计数，每个时钟上升沿列计数器加1，当计数达到187后，将行计数器加1，并将列计数器清零，同时转到步骤(D)(D)判断行计数器是否大于239，若为真，使帧同步信号Tk无效，同时转到步骤(A)；若为假，转到步骤(B)0
4.根据权利要求1所述的用于模拟热像仪工作的调试装置，其特征在于状态机采集控制模块(50B)中对确定一帧图像的采集过程起止点的状态控制为(A)若检测帧同步信号电平为低，转入步骤(B)；(B)若检测到帧同步信号电平为高，转入步骤(C)，同时开始一帧新图像的采集；(C)若检测到行同步信号电平为高，转入步骤(D)；(D)若检测到行同步信号电平为低，则表明一帧图像采集过程结束，转入步骤(A)，否则在数据有效信号电平为高期间进行有效的图像数据采集。
5.根据权利要求1所述的用于模拟热像仪工作的调试装置，其特征在于第一缓存模块(50C)是一个异步存储器，用来存储、缓冲两个异步时钟之间的数据传输。
6.根据权利要求1所述的用于模拟热像仪工作的调试装置，其特征在于高低转换模块(50D)对前一帧图像进行灰度统计，用前一帧图像的灰度统计结果对后一帧图像进行处理。
7.根据权利要求1所述的用于模拟热像仪工作的调试装置，其特征在于第一缓存模块(50C)存储的是时序调整后图像信息(511)，该时序调整后图像信息(511)的数据总线为14bit，时钟为14.75MHz ；而第一缓存模块(50C)输出给SD卡读写控制模块(50L)的图像信息的数据总线为4bit，时钟为50MHz ；第二缓存模块(50E)存储的是第二调用样本缓存信息(521)；该第二调用样本缓存信息(521)的数据总线为14bit，时钟为14. 75MHz ；而SD卡读写控制模块(50L)输出的样本图像信息(52)的数据总线为4bit，时钟为50MHz ；第三缓存模块(50G)存储的是第三调用样本缓存信息(532)；该第三调用样本缓存信息(53 的数据总线为8bit，时钟为50MHz ；而高低转换模块(50D)输出的低像素分辩率图像信息(531)的数据总线为8bit，时钟为50MHz ；第四缓存模块(50J)存储的是第四调用样本缓存信息(541)，该第四调用样本缓存信息(541)的数据总线为14bit，时钟为14. 75MHz ；而SD卡读写控制模块(50L)输出的样本图像信息(52)的数据总线为4bit，时钟为50MHz ；第一缓存模块(50C)采用第一个FIFO与第二个FIFO的乒乓结构进行数据传输，FIFO 的大小为1/2图像数据，每个FIFO设置半满标志；当第一个FIFO半满信号有效时，SD卡读写控制模块(50L)开始读取第一个FIFO中数据并写入第一 SD卡或者第二 SD卡中，直到第一个FIFO为空；当第二个FIFO半满信号有效时，SD卡读写控制模块(50L)读取第二个 FIFO中数据写入第一 SD卡或者第二 SD卡中；第二缓存模块(50E)采用第三个FIFO与第四个FIFO的乒乓结构进行数据传输，FIFO 的大小为1/2图像数据，每个FIFO设置半满标志。当第三个FIFO半满信号有效时，编码模块(50F)开始读取第三个FIFO中数据并进行编码处理，直到第三个FIFO为空；当第四个 FIFO半满信号有效时，编码模块(50F)开始读取第四个FIFO中数据进行编码处理，直到第四个FIFO为空；第三缓存模块(50G)采用第五个FIFO的乒乓结构进行数据传输，FIFO的大小为1/2图像数据，FIFO设置半满标志；太网控制器(50H)读取第五个FIFO中数据并传输至PC机进行图像显示；第四缓存模块(50J)采用第六个FIFO与第七个FIFO的乒乓结构进行数据传输，FIFO 的大小为1/2图像数据，每个FIFO设置半满标志；当第六个FIFO半满信号有效时，热像仪时序输出模块(50K)开始读取第六个FIFO中数据并传输至目标识别跟踪模块，直到第六个FIFO为空；当第七个FIFO半满信号有效时，热像仪时序输出模块(50K)开始读取第七个 FIFO中数据并传输至目标识别跟踪模块，直到第七个FIFO为空。
8.根据权利要求1所述的用于模拟热像仪工作的调试装置，其特征在于FPGA控制器 (50)选用Spartan 3E系列的XC3S00E-PQ208芯片，并采用VerilogHDL硬件描述语言实现 FPGA芯片与各个接口的通信。
9.根据权利要求1所述的用于模拟热像仪工作的调试装置，其特征在于FPGA控制器 (50)是用一块嵌入式处理板FPGA芯片实现，采用HDL硬件描述语言实现FPGA芯片与各个接口的通信。
全文摘要
本发明公开了一种用于模拟热像仪工作的调试装置，该调试装置包括有FPGA控制器、PC机、监视器、第一SD卡、第二SD卡连接。FPGA控制器与PC机之间连接有网络芯片和网络接口。FPGA控制器与监视器之间连接有视频编码芯片和视频接口。FPGA控制器与第一SD卡之间连接有第一SD卡插槽。FPGA控制器与第二SD卡之间连接有第二SD卡插槽。FPGA控制器与红外热像仪之间连接有热像仪接口。FPGA控制器与目标识别模块之间连接有红外识别模块接口。该调试装置按照红外热像仪数字接口时序实时采集并存储样本图像，并能将存储的样本图像按照热像仪数字接口时序输出。
文档编号G01J5/00GK102507009SQ20111030159
公开日2012年6月20日 申请日期2011年9月28日 优先权日2011年9月28日
发明者李俊, 郑红, 陈海霞 申请人:北京航空航天大学