一种基于游标环的绑定前硅通孔测试结构的制作方法

本发明涉及超大规模集成电路测试技术领域，具体是一种基于游标环的绑定前硅通孔测试结构。

背景技术：

随着CMOS工艺节点逐渐接近物理极限，摩尔定律正式走向了终结。三维集成电路（Three-Dimensional Integrated Circuit，3DIC）技术的出现为半导体行业的发展提供了新的动力，近些年成为了业界的研究热点。3DIC技术利用硅通孔（Through-Silicon Via，TSV）在垂直方向上将多个堆叠的裸片（Die）进行互连，具有高性能、高带宽、低功耗且支持异构集成等优点。同时基于TSV的3DIC技术也面临着制造工艺、3DIC测试、热管理、互连设计和CAD算法与工具等方面的新的挑战。

由于当前制造工艺的不成熟，在芯片制造过程中TSV极易出现各种故障缺陷，其中最主要的是开路故障和泄露故障。作为3DIC层与层之间互连通信的关键元件，TSV的故障缺陷将直接影响到芯片的良率和性能。据比利时校际微电子中心IMEC报道，包含10000个TSV的3D芯片良率仅能达70%，而当TSV的数目为55000时，3D芯片的良率甚至只有20%。为了保证3DIC芯片的良率，TSV的故障检测显得尤为重要。TSV测试主要分为绑定前测试和绑定后测试。绑定前测试主要检测TSV在制造过程中是否存在缺陷，而绑定后测试主要检测在绑定过程中是否出现新的缺陷。绑定前的TSV一端被埋在硅衬底中，限制了外界对TSV的访问，导致绑定前TSV测试更具挑战。

基于探针的TSV绑定前测试方法。利用探针直接测量TSV的电容与电阻等参数，并且提出了一个探针同时检测多个TSV的方法。这种方法测试分辨率高且对测试时间进行了优化。但其也存在一些缺点，1、需要特制的探针；2、实际操作难度较大；3、探针接触时机械应力会损坏TSV。

基于敏感放大器的方法。该方法把TSV看作可充放电的存储单元，对TSV预充电后进行电荷共享，利用敏感放大器测量TSV的电容性故障。这种方法的主要缺点是易于受工艺偏差影响，另外需要定制标准单元库中没有的模拟电路单元。

基于环形振荡器的方法。该方法将TSV作为负载连接到环形振荡器，通过测量振荡周期的变化，可以测试开路故障和泄露故障。该方法的主要问题在于需要精心设计其中的TSV I/O Cell以满足性能和鲁棒性。另外该方法的测试范围和分辨率较低，受限于TSV I/O Cell的设计。鉴于此，改进的基于环形振荡器的测试方法，增加了多电压测试和占空比测试。一定程度上扩大了检测范围和精度。但由于检测内容较多，测试机制变得复杂，测试开销较大。

基于TSV泄漏故障的测试方法。该方法的思想是测量浮空TSV的放电时间。根据仿真结果，该方法的弱泄漏电流测试阈值甚至达到1uA以下。在引入了PLL辅助测试电路后，该方法的稳定性也得到了大幅度提高。该方法的最大缺点是仅支持测量泄漏故障且可编程设计复杂。

技术实现要素：

本发明的目的是提出一种基于游标环的绑定前硅通孔测试结构，以解决现有TSV测试方法中存在的问题，该TSV故障测试方法可以检测电阻开路故障、泄露故障和开路故障泄露故障并存的情况，测试精度可以达到10ps，测试范围较现有方法更大，且最后对TSV故障程度进行了分级。

为了达到上述目的，本发明采样的技术方案为：

一种基于游标环的绑定前硅通孔测试结构，其特征在于：包括参考延时电路、被测TSV模块电路、游标环模块电路、输入节点In、输出数字码Z1-Z8，其中：

所述参考延时电路由第一反相器（I1）、第二反相器（I2）、第一电容（C1）构成，其中第一反相器的输入端接至输入节点In，第一反相器的输出端接至第二反相器的输入端，第一反相器输出端与第二反相器输入端共同通过第一电容与地相连接，第二反相器的输出端连接至游标环模块电路；

所述被测TSV模块电路由第三反相器（I3）、被测TSV、第四反相器（I4）构成，其中其中第三反相器的输入端接至输入节点In，第三反相器的输出端接至第四反相器的输入端，第三反相器输出端与第四反相器输入端共同连接至被测TSV，第四反相器的输出端连接至游标环模块电路；

所述游标环模块电路由第一与非门（N1）、第二与非门（N2）、第一到第八缓冲器（B1-B8）形成的上路延时线、第九到第十六缓冲器（B9-B16）形成的下路延时线、第一到第八D触发器（D1-D8）、第一到第八（ND1-ND8）反相D触发器、第一到第八或门（O1-O8）构成，其中第一与非门一输入端连接至第二反相器的输出端，第二与非门一输入端连接至第四反相器的输出端，第一与非门输出端连接至第一缓冲器输入端，第二与非门输出端连接至第九缓冲器输入端，第一缓冲器输出端分别连接至第二缓冲器输入端、第一D触发器数据端和第一反相D触发器数据端，第二缓冲器输出端分别连接至第三缓冲器输入端、第二D触发器数据端和第二反相D触发器数据端，第三缓冲器输出端分别连接至第四缓冲器输入端、第三D触发器数据端和第三反相D触发器数据端，第四缓冲器输出端分别连接至第五缓冲器输入端、第四D触发器数据端和第四反相D触发器数据端，第五缓冲器输出端分别连接至第六缓冲器输入端、第五D触发器数据端和第五反相D触发器数据端，第六缓冲器输出端分别连接至第七缓冲器输入端、第六D触发器数据端和第六反相D触发器数据端，第七缓冲器输出端分别连接至第八缓冲器输入端、第七D触发器数据端和第七反相D触发器数据端，第八缓冲器输出端分别连接至第一与非门输入端、第八D触发器数据端和第八反相D触发器数据端，第九缓冲器输出端分别连接至第十缓冲器输入端、第一D触发器时钟端和第一反相D触发器时钟端，第十缓冲器输出端分别连接至第十一缓冲器输入端、第二D触发器时钟端和第二反相D触发器时钟端，第十一缓冲器输出端分别连接至第十二缓冲器输入端、第三D触发器时钟端和第三反相D触发器时钟端，第十二缓冲器输出端分别连接至第十三缓冲器输入端、第四D触发器时钟端和第四反相D触发器时钟端，第十三缓冲器输出端分别连接至第十四缓冲器输入端、第五D触发器时钟端和第五反相D触发器时钟端，第十四缓冲器输出端分别连接至第十五缓冲器输入端、第六D触发器时钟端和第六反相D触发器时钟端，第十五缓冲器输出端分别连接至第十六缓冲器输入端、第七D触发器时钟端和第七反相D触发器时钟端，第十六缓冲器输出端分别连接至第二与非门输入端、第八D触发器时钟端和第八反相D触发器时钟端，第一D触发器输出端和第一反相D触发器输出端分别连接至第一或门输入端，第二D触发器输出端和第二反相D触发器输出端分别连接至第二或门输入端，第三D触发器输出端和第三反相D触发器输出端分别连接至第三或门输入端，第四D触发器输出端和第四反相D触发器输出端分别连接至第四或门输入端，第五D触发器输出端和第五反相D触发器输出端分别连接至第五或门输入端，第六D触发器输出端和第六反相D触发器输出端分别连接至第六或门输入端，第七D触发器输出端和第七反相D触发器输出端分别连接至第七或门输入端，第八D触发器输出端和第八反相D触发器输出端分别连接至第八或门输入端，第一至第八或门输出端分别输出Z1、Z2、Z3、Z4、Z5、Z6、Z7、Z8，第十六缓冲器输出端连接循环计数器。

所述的一种基于游标环的绑定前硅通孔测试结构，其特征在于：设定无故障TSV的电气模型为一个单电容C，即参考延时电路的第一电容（C1）的容值为C，第一反相器、第二反相器、第三反相器和第四反相器的参数完全相同。

所述的一种基于游标环的绑定前硅通孔测试结构，其特征在于：第一与非门和第二与非门参数需要专门设置以保证二者对传输信号的延时相同，第一缓冲器至第八缓冲器参数相同，第九缓冲器至第十六缓冲器参数相同，参考延时电路连接至下路慢延时线，被测TSV电路连接至上路快延时线，上下两条延时线每级的固定时延由缓冲器的参数决定。

所述的一种基于游标环的绑定前硅通孔测试结构，其特征在于：第一至第八反相D触发器相当于在第一至第八D触发器两输入端分别加上相同参数的反相器，同级的两触发器输出经或门得到最终数字码。

与现有技术相比，本发明有如下优点：

1、可以同时检测电阻开路、泄露故障和两种故障同时发生的情况；

2、测试分辨率到达皮秒级别，远优于环形振荡器等方法；

3、可根据测试结果输出的数据对故障程度进行分级，以便更好的进行故障分析；

4、测试结构为全数字电路，结构简单满足可行性要求；

5、环形游标线的使用加大了测试范围，是测试结果更加全面。

附图说明

图1为基于游标环的绑定前硅通孔测试结构原理图；

图2、3为测试电路工作时序波形图；

图4为复位控制信号产生电路。

具体实施方式

为了使本发明的目的、技术方案及优点更加明了，下面结合附图对本发明进一步详细说明。此处所描述的具体实施案例仅用于解释说明本发明，并不用于限定本发明。

本发明所提出的一种基于游标环的绑定前硅通孔测试结构，电路结构如图1所示，包括参考延时电路、被测TSV模块电路、游标环模块电路、输入节点In、输出数字码Z1-Z8；所述参考延时电路由第一反相器I1、第二反相器I2、第一电容C1构成；所述被测TSV模块电路由第三反相器I3、被测TSV、第四反相器I4构成；所述游标环模块电路由第一与非门N1、第二与非门N2、第一到第八缓冲器B1-B8形成的上路延时线、第九到第十六缓冲器B9-B16形成的下路延时线、第一到第八D触发器D1-D8、第一到第八反相D触发器ND1-ND8、第一到第八或门O1-O8和循环计数器构成；

其中，输入信号In连接到第一反相器I1和第三反相器I3的输入端，第一反相器I1的输出端连接到第二反相器I2输入端且经第一电容C1接地，第三反相器I3的输出端连接到第四反相器I4输入端且连接到被测TSV，第二反相器I2输出端连接到第一与非门N1输入端，第四反相器I4输出端连接到第二与非门N2输入端，第一与非门N1输出端连接至第一缓冲器B1输入端，第二与非门N2输出端连接至第九缓冲器B9输入端，第一缓冲器输出端分别连接至第二缓冲器输入端、第一D触发器数据端和第一反相D触发器数据端，第二缓冲器输出端分别连接至第三缓冲器输入端、第二D触发器数据端和第二反相D触发器数据端，第三缓冲器输出端分别连接至第四缓冲器输入端、第三D触发器数据端和第三反相D触发器数据端，第四缓冲器输出端分别连接至第五缓冲器输入端、第四D触发器数据端和第四反相D触发器数据端，第五缓冲器输出端分别连接至第六缓冲器输入端、第五D触发器数据端和第五反相D触发器数据端，第六缓冲器输出端分别连接至第七缓冲器输入端、第六D触发器数据端和第六反相D触发器数据端，第七缓冲器输出端分别连接至第八缓冲器输入端、第七D触发器数据端和第七反相D触发器数据端，第八缓冲器输出端分别连接至第一与非门输入端、第八D触发器数据端和第八反相D触发器数据端，第九缓冲器输出端分别连接至第十缓冲器输入端、第一D触发器时钟端和第一反相D触发器时钟端，第十缓冲器输出端分别连接至第十一缓冲器输入端、第二D触发器时钟端和第二反相D触发器时钟端，第十一缓冲器输出端分别连接至第十二缓冲器输入端、第三D触发器时钟端和第三反相D触发器时钟端，第十二缓冲器输出端分别连接至第十三缓冲器输入端、第四D触发器时钟端和第四反相D触发器时钟端，第十三缓冲器输出端分别连接至第十四缓冲器输入端、第五D触发器时钟端和第五反相D触发器时钟端，第十四缓冲器输出端分别连接至第十五缓冲器输入端、第六D触发器时钟端和第六反相D触发器时钟端，第十五缓冲器输出端分别连接至第十六缓冲器输入端、第七D触发器时钟端和第七反相D触发器时钟端，第十六缓冲器输出端分别连接至第二与非门输入端、第八D触发器时钟端和第八反相D触发器时钟端，第一D触发器输出端和第一反相D触发器输出端分别连接至第一或门输入端，第二D触发器输出端和第二反相D触发器输出端分别连接至第二或门输入端，第三D触发器输出端和第三反相D触发器输出端分别连接至第三或门输入端，第四D触发器输出端和第四反相D触发器输出端分别连接至第四或门输入端，第五D触发器输出端和第五反相D触发器输出端分别连接至第五或门输入端，第六D触发器输出端和第六反相D触发器输出端分别连接至第六或门输入端，第七D触发器输出端和第七反相D触发器输出端分别连接至第七或门输入端，第八D触发器输出端和第八反相D触发器输出端分别连接至第八或门输入端，第一至第八或门输出端分别输出Z1、Z2、Z3、Z4、Z5、Z6、Z7、Z8，第十六缓冲器输出端连接循环计数器。

本发明的基本原理为：

发生故障的TSV对通过其的传输信号所带来的时延大小发生变化，实验结果显示当TSV发生电阻开路故障和泄露故障时，都会使TSV从高电平到低电平的延时时间变小。本发明即利用这一故障特性，使一信号同时经过参考延时电路（等效为无故障TSV）和被测TSV模块电路，经过游标环时间数字转换技术测量两路信号的时间间隔。根据测量结果判断被测TSV是否发生故障，若发生故障则根据时间间隔的大小对故障程度作出定位。

本发明的实际工作原理为：

当TSV故障较小即时延变化较小，时间间隔小于游标环一个循环的时延即8*（ts-tf）。首先，发送测试信号（窄脉冲信号或是阶跃信号）到输入节点In，测试信号分别传输到参考延时电路和被测TSV模块电路，当测试信号经过第一反相器I1和第三反相器I3后，第一电容C1和被测TSV开始放电即电平从高逐渐到低，然后分别通过第二反相器I2和第四反相器I4修正后得到具有一定时间间隔的两上升沿信号，之后两被测信号传输至游标环模块电路进行时间间隔的测量；信号传输时序如图2所示，当被测TSV发生故障时，信号到达I4和I2后，I4上升沿比I2提前，信号继续传输到游标环模块的输入端，分别过N1和N2进入上下延时线，上延时线每个缓冲器固定时延为tf，下延时线每个缓冲器固定时延为ts（ts>tf），每经过一级延时单元（上下路延时线上一个缓冲器）两信号的时间间隔缩短ts-tf，当前面的下路信号触发反相D触发器时对上路信号进行采样。如图2所示，开始下路信号在上路信号前面，反相D触发器采样值为0（反相D触发器即相当于在标准D触发器两输入端前分别加上反相器），在经过四级延时单元后信号B12被信号B4超越，此时反相D触发器ND4采样值为1，输出节点Z1Z2Z3Z4Z5Z6Z7Z8结果为00010000，最终得到两信号时间间隔为4*（ts-tf）。

当TSV故障较严重即时延变化较大，需要游标环多次循环才能测出时间间隔。信号传输时序如图3所示，由于信号N1和N2的时间间隔较大，上下路信号传输到第八级延时单元（第八缓冲器B8和第十六缓冲器B16）时仍没有完成超越。这时循环计数器由下路信号上升沿触发计数值加一且信号进入下一延时循环，分别经N1和N2反相后重新进入延时环。由图3可以看出，此时信号发生了翻转，因此第二循环时需要使用D触发器进行采样。当信号再次传输到第四级延时单元（第四缓冲器B4和第十六缓冲器B12）时，下路信号B12被上路信号B4追上，这时当B12上升沿触发第四D触发器D4时，D4采样为上路信号B4即为高电平1，输出节点Z1Z2Z3Z4Z5Z6Z7Z8结果为00010000，最终得到两信号时间间隔为8*（ts-tf）+4（ts-tf）。

本发明中八个D触发器和八个反相D触发器的所有使能端均连接至输入节点In，以保证测试开始时所有触发器正常工作；如图4所示，输出节点Z1Z2Z3Z4Z5Z6Z7Z8经过一八输入与门得到S1控制信号，S1信号为1时表示测试完成。S1信号将连接到八个D触发器和八个反相D触发器异步清零端控制触发器在测试完成输出结果后清零，另外S1信号连接至循环计数器控制计数的结束。