基于QVCM电路的电容测试芯片的制作方法

本实用新型涉及芯片测试领域，尤其是涉及一种基于QVCM电路的电容测试芯片。

背景技术：

在集成电路的设计和制造过程中，电容是绝大多数集成电路芯片中不可或缺的重要元器件。相应地，电容测试也是非常重要的一部分，直接影响着集成电路芯片的性能和质量。将电容测试电路集成到测试结构中，用以测量目标结构的电容是一种常见的测试方法。

最常见的测试方法即CBCM(Charge Based Capacitance Measurement)，特别是用于BEOL(后端)或互连电容(interconnect capacitance)的测量，其工作原理如图1所示：PMOS晶体管MP1及NMOS晶体管MN1串联，PMOS晶体管MP2及NMOS晶体管MN2串联。PMOS晶体管MP1的电源与第一电源座相连，PMOS晶体管MP2的电源则与第二电源座相连，NMOS晶体管MN1及MN2的电源均与接地电平连接。此外，在PMOS晶体管MP1及MP2的栅极上施加PMOS栅极电位Gp，在NMOS晶体管MN1及MN2的栅极施加NMOS栅极电位Gn。在NMOS晶体管MN1的漏极与电源间设置标准电容Cref＝Cm，Cm为伪电容，在NMOS晶体管MN2的漏极与电源间设置测试电容Ctst＝Cm+Ct。因此可以测定出目标电容值Ct。使用CBCM的方法测试电容时，由于测试电容Ctst中存在电荷的泄漏，如果将测到的电流It作为充电电流就会出现测定电容值的误差，因此对于飞法(femto farad)级的电容而言(如FEOL capacitance)，传统的CBCM的测试方法不能满足测试精度的要求。

Stas Polonsky,etc,“Front-End-Of-Line Quadrature-Clocked Voltage-Dependent Capacitance Measurement”,2011IEEE Conference on Microelectronic Test Structures,April 4-7.上述文献中提出QVCM(quadrature-clocked voltage-dependent capacitance measurement)的测试方法，如图2所示：多个DUT并联后，其中一端通过时钟T1(CLK-Qm)、安培计Im后接地，还通过时钟T2(CLK-Qp)、安培计Ip后接地。当在DUT1的输入端输入频率为f、振幅为Vamp、抵消偏置电压Vbias的时钟信号时，其他DUT的输入端均接地，DUT1的电流分别经过时钟电路T1、T2在Im、Ip中测试出来，其中时钟电路T1和T2是正交的。电容的偏执电压下的电容为：

栅漏电流为

I(Vbias)＝(I_p-I_p0)-(I_m-I_m0) (2)

其中Im0、Ip0是所有DUT均接地时安培计Im、Ip的值。

上述QVCM的测试方法弥补了CBCM的charge injection(电荷注入)等误差缺陷，成为前端电容测量的主要测试方法，但是仍然存在输入信号引起寄生电容以及测试芯片占用面积过大而不适用现今工艺的一些不足。

技术实现要素：

虽然QVCM的测量方法克服了CBCM测量方法的一些缺点，但是在设计电路和更精确测量方面还存在着一些不足：一方面，对电路中的需要很多，导致可以放置DUT的面积非常小；另一方面，QVCM测量方法对时钟要求严格，需要三个时钟端，如果以外接电源的方式通入电路则难以精确控制各时钟端的相位。如何设计测试电路使其能用更少的pad(焊盘)测量更多的device(器件)并且达到一定的测试精度成为重要的研究方向。

本实用新型针对上述技术问题主要是通过下述技术方案得以解决的：一种基于QVCM电路的电容测试芯片，包括片上时钟发生器电路、寻址电路、QVCM电路单元以及若干连接到各电路的焊盘；所述片上时钟发生器电路连接寻址电路和QVCM电路单元，QVCM电路单元连接寻址电路，QVCM电路单元和寻址电路都连接到待测器件。

片上时钟发生器电路的输出端产生三个时钟信号并输入到QVCM电路单元中，通过寻址电路选择待测器件进行检测。由于采用了寻址电路，本方案可以用较少的焊盘实现对多目标的选择，减小面积。并且由于时钟源为同一个，可以精确控制各时钟端的相位，从而提高检测精度。

作为优选，所述片上时钟发生器电路包括环形振荡器、全局分频器、寄存器和本地分频单元，本地分频单元包括第一本地分频器、第二本地分频器、第一非门和第二非门；所述环形振荡器连接焊盘VDDE、焊盘GNDE和输入使能信号的焊盘EBL，环形振荡器的输出端连接全局分频器的输入端，全局分频器的输出端连接寄存器的输入端，寄存器的输出端通过主时钟信号连接第一本地分频器的输入端和第二非门的输入端，第一本地分频器的输出端输出A1信号到QVCM电路单元，第一本地分频器的输出端还通过第一非门输出与A1信号相位相差180度的A2信号到QVCM电路单元，第二非门的输出端连接第二本地分频器，第二本地分频器的输出端输出与A1信号相位相差90度的B信号到寻址电路。

基于QVCM测量方法对时钟信号严格的要求，本方案采取片上时钟(on-chip clock)的方法，通过片上的环形振荡器(on-chip RO)产生时钟信号。当施加电源电压后，使能信号(EBL)使环形振荡器起振，起振后的输出信号(RO_OUT)经过全局分频器(global FD)将信号频率进行分频、整流，分频后从寄存器输出的主时钟信号(Main Clock)符合QVCM测量电路的承受范围。

主时钟信号分成两个时钟信号(A、B)，其中一个时钟信号(A)经过第一本地分频器之后通过一个非门被分成两个波形相反的时钟信号(A1、A2)。将上述通过片上时钟发生器电路产生的A1、A2、B三个时钟信号用于QVCM测量电容，非常好地避免了以外接电源的方式为QVCM测量电路提供时钟信号而不好控制各时钟相位的情况。另外，本方案在在设计电路时，将本地分频器靠近QVCM测量电路中的DUT，以减少距离导致的相位差。

作为优选，所QVCM电路单元包括MOS管T1、MOS管T2、MOS管T3、MOS管T4、第一选择器和第二选择器，所述MOS管T1和MOS管T3的栅极都连接A1信号，MOS管T1和MOS管T2的漏极都连接由若干个待测器件组成的左测试块，MOS管T2和MOS管T4的栅极都连接A2信号，MOS管T3和MOS管T4的漏极都连接由若干个待测器件组成的右测试块，MOS管T1的源极连接第一选择器的第一输入端，MOS管T2的源极连接第二选择器的第一输入端，MOS管T3的源极连接第一选择器的第二输入端，MOS管T4的源极连接第二选择器的第二输入端；第一选择器的输出端连接焊盘OUT11，第二选择器的输出端连接焊盘OUT12；第一选择器的选择端和第二选择器的选择端都连接焊盘SEL。

焊盘OUT11和焊盘OUT12都电平接地。传统的QVCM测量电容的方法每个DUT(待测器件)需要占用5个焊盘，本方案通过选择器进行选择测量，允许两个QVCM电路结构并联在一起共用焊盘形成一个QVCM电路单元。两个QVCM结构通过由传输门构成的选择器共享同一对OUT11/OUT12，每个QVCM结构中含有8个DUT，这8个DUT作为一个测试块(Block)。通过寻址电路产生的地址信号从上述测试块中选取一个DUT进行测试。上述方法通过与寻址电路的结合共用焊盘可以明显减少测量电路所需的焊盘数。

作为优选，所述寻址电路包括译码器、选择器MUX21-0和块内选择单元，选择器MUX21-0为二选一选择器；选择器MUX21-0的第一输入端连接B信号，第二输入端连接焊盘GND，选择端连接焊盘ADDROFF；所述块内选择单元包括若干个二选一选择器，译码器的输入端连接地址信号焊盘，译码器还连接焊盘GND和焊盘VDD，块内选择单元中的每个二选一选择器的选择端都各连接译码器的一个输出端；块内选择单元中的二选一选择器的第一输入端都连接选择器MUX21-0的输出端，第二输入端都连接焊盘GND；块内选择单元中的第i个二选一选择器的输出端连接左测试块中的第i个待测器件和右测试块中的第i个待测器件。

作为优选，将本地分频单元、QVCM电路单元、选择器MUX21-0、块内选择单元、焊盘OUT11和焊盘OUT12合称为重复单元，电容测试芯片包含有若干个重复单元，所有重复单元的主时钟信号线、SEL信号线、GND信号线、ADDROFF信号线以及连接到译码器输出端的信号线各自对应连接，每个重复单元都连接一个左测试块和一个右测试块。

所有重复单元形成并联结构，即每个重复单元的主信号时钟线连接都连接到寄存器的输出端，每个重复单元的SEL信号线都连接到焊盘SEL，每个重复单元的GND信号线都连接到焊盘GND，每个重复单元的ADDROFF信号线都连接到焊盘ADDROFF，每个重复单元的块内选择单元的第k个二选一选择器的选择线都连接译码器的第k个输出端。即产生主时钟信号部分的电路、焊盘SEL、焊盘ADDROFFF、焊盘VDD、焊盘GND、地址信号焊盘以及译码器属于共用部件，每增加一个重复单元只需要增加两个OUT焊盘，在较大规模测试时可以极大减少焊盘占用的面积。

在被测单元数量不是太多的情况下，即可以确保信号A1、A2和B的输出端距离各QVCM电路单元距离较近时，可以进一步简化重复单元的结构，将本地分配单元、选择器MUX21-0、块内选择单元都作为共用部分，而只是重复QVCM电路单元。在数量较多时，为了确保不因为距离太远而影响信号的相位差，则不能简化重复单元。

作为优选，所述环形振荡器的输出端连接焊盘RO_OUT。

通过焊盘F_OUT可以对主时钟信号进行测量和输出。鉴于集成电路的高昂制造成本，为了避免环形振荡器出现问题后无法产生主时钟信号的情况，当环形振荡器不工作时，可以通过焊盘RO_OUT外接一个时钟信号保证电路正常工作。

作为优选，左测试块和右测试块中各有8个待测器件，译码器为3-8译码器，每个块内选择单元包括8个二选一选择器。

当QVCM电路单元中一侧或者左右两侧均连接8个待测器件时，则需要8个寻址地址，根据数字电路的基本原理每个数字信号输入有两个状态1和0，生成8个寻址地址则需要译码器数字信号输入端为3个，因此采用3-8decoder(译码器)。

假设有N个QVCM电路单元，每个单元中有两个DUT测试块，每个测试块中包含8个DUT，即每个QVCM电路单元中含有16个DUT。从图6中可以看出，片上环形振荡器电路中占用5个焊盘(VDDE、GNDE、VDDC、GNDC、EBL)，寻址电路3-8decoder占用5个焊盘(ADDR0、ADDR1、ADDR2、ADDROFF、SEL)，电源占用2个焊盘(VDD、GND)，测试焊盘占用(2N+1)个(一个是F_OUT，每个QVCM电路单元占用2个焊盘(OUT11、OUT12)。平均每个DUT占用(13+2N)/16N个焊盘。假如N＝6时，96个DUT仅需要用到25个焊盘，平均每个DUT占用0.26个焊盘，若N值越大，每个DUT平均占用的焊盘数量则更少。由此可见，该测试芯片结构布局对比传统的电容测试芯片大幅度地减少了焊盘在测试芯片中占用的面积，同时在同等面积条件下增加了可容纳的DUT数量。

本方案所提供的基于QVCM的方法测量电容的测试芯片主要应用于集成电路制造过程中的电容测量。本实用新型带来的有益效果是，通过寻址电路的应用一方面可以节约测试芯片中焊盘数量进而大幅度提高测试芯片的面积利用率，另一方面通过独特的电路设置可以使不同QVCM电路单元中的待测器件实现并行测试，提高了测试效率。另外，本方案采用片上环形振荡器电路产生时钟信号到QVCM电路(单元)代替以外接电源的方式通入QVCM电路，相比较起来可以更精确地控制各时钟信号之间的相位差，极大地提高了QVCM电路的测试精度，同时为了防止环形振荡器电路的出现故障而在电路中允许外接电源的方式输入时钟信号，最大限度地保证测试芯片的正常工作。

附图说明

图1是CBCM测试电路图；

图2是常规QVCM测试电路图；

图3是QVCM测试电路的波形图；

图4、图5和图6是本实用新型的一种电路结构图；

图7是本实用新型的一种QVCM电路单元及其与待测块连接关系、块内选择单元与待测块连接关系的电路图；

图8是本实用新型的一种本地分频单元结构图；

图中圆形表示焊盘，MOS为四个MOS管的集合，LFD为本地分频单元，AMUX21-1为第一选择器，AMUX21-2为第二选择器，DUT×8left为包含8个待测器件的左测试块，DUT×8right为包含8个待测器件的右测试块，MUX21-1至MUX21-8合称为块内选择单元。

具体实施方式

下面通过实施例，并结合附图，对本实用新型的技术方案作进一步具体的说明。

实施例：本实施例的一种基于QVCM电路的电容测试芯片，包括片上时钟发生器电路、寻址电路、QVCM电路单元以及若干连接到各电路的焊盘；所述片上时钟发生器电路连接寻址电路和QVCM电路单元，QVCM电路单元连接寻址电路，QVCM电路单元和寻址电路都连接到待测器件。图4、图5和图6是本实施例的电路结构图。

片上时钟发生器电路的输出端产生三个时钟信号并输入到QVCM电路单元中，通过寻址电路选择待测器件进行检测。由于采用了寻址电路，本方案可以用较少的焊盘实现对多目标的选择，减小面积。并且由于时钟源为同一个，可以精确控制各时钟端的相位，从而提高检测精度。

如图4和图8所示，片上时钟发生器电路包括环形振荡器、全局分频器、寄存器和本地分频单元，本地分频单元包括第一本地分频器、第二本地分频器、第一非门和第二非门；所述环形振荡器连接焊盘VDDE、焊盘GNDE和输入使能信号的焊盘EBL，环形振荡器的输出端连接全局分频器的输入端，全局分频器的输出端连接寄存器的输入端，寄存器的输出端通过主时钟信号连接第一本地分频器的输入端和第二非门的输入端，第一本地分频器的输出端输出A1信号到QVCM电路单元，第一本地分频器的输出端还通过第一非门输出与A1信号相位相差180度的A2信号到QVCM电路单元，第二非门的输出端连接第二本地分频器，第二本地分频器的输出端输出与A1信号相位相差90度的B信号到寻址电路。

基于QVCM测量方法对时钟信号严格的要求，本方案采取片上时钟(on-chip clock)的方法，通过片上的环形振荡器(on-chip RO)产生时钟信号。当施加电源电压后，使能信号(EBL)使环形振荡器起振，起振后的输出信号(RO_OUT)经过全局分频器(global FD)将信号频率进行分频、整流，分频后从寄存器输出的主时钟信号(Main Clock)符合QVCM测量电路的承受范围。

主时钟信号分成两个时钟信号(A、B)，其中一个时钟信号(A)经过第一本地分频器之后通过一个非门被分成两个波形相反的时钟信号(A1、A2)。将上述通过片上时钟发生器电路产生的A1、A2、B三个时钟信号用于QVCM测量电容，非常好地避免了以外接电源的方式为QVCM测量电路提供时钟信号而不好控制各时钟相位的情况。另外，本方案在在设计电路时，将本地分频器靠近QVCM测量电路中的DUT，以减少距离导致的相位差。

如图7所示，所QVCM电路单元包括MOS管T1、MOS管T2、MOS管T3、MOS管T4、第一选择器和第二选择器，所述MOS管T1和MOS管T3的栅极都连接A1信号，MOS管T1和MOS管T2的漏极都连接由若干个待测器件组成的左测试块，MOS管T2和MOS管T4的栅极都连接A2信号，MOS管T3和MOS管T4的漏极都连接由若干个待测器件组成的右测试块，MOS管T1的源极连接第一选择器的第一输入端，MOS管T2的源极连接第二选择器的第一输入端，MOS管T3的源极连接第一选择器的第二输入端，MOS管T4的源极连接第二选择器的第二输入端；第一选择器的输出端连接焊盘OUT11，第二选择器的输出端连接焊盘OUT12；第一选择器的选择端和第二选择器的选择端都连接焊盘SEL。

焊盘OUT11和焊盘OUT12都电平接地。传统的QVCM测量电容的方法每个DUT(待测器件)需要占用5个焊盘，本方案通过选择器进行选择测量，允许两个QVCM电路结构并联在一起共用焊盘形成一个QVCM电路单元。两个QVCM结构通过由传输门构成的选择器共享同一对OUT11/OUT12，每个QVCM结构中含有8个DUT，这8个DUT作为一个测试块(Block)。通过寻址电路产生的地址信号从上述测试块中选取一个DUT进行测试。上述方法通过与寻址电路的结合共用焊盘可以明显减少测量电路所需的焊盘数。

寻址电路包括译码器、选择器MUX21-0和块内选择单元，选择器MUX21-0为二选一选择器；选择器MUX21-0的第一输入端连接B信号，第二输入端连接焊盘GND，选择端连接焊盘ADDROFF；所述块内选择单元包括若干个二选一选择器，译码器的输入端连接地址信号焊盘，译码器还连接焊盘GND和焊盘VDD，块内选择单元中的每个二选一选择器的选择端都各连接译码器的一个输出端；块内选择单元中的二选一选择器的第一输入端都连接选择器MUX21-0的输出端，第二输入端都连接焊盘GND；块内选择单元中的第i个二选一选择器的输出端连接左测试块中的第i个待测器件和右测试块中的第i个待测器件。

第一选择器和第二选择器完成左测试块和右测试块的二选一过程，寻址电路完成B信号向测试块中待测器件的选择输入，两者配合可以实现对任一测试器件的选择。

将本地分频单元、QVCM电路单元、选择器MUX21-0、块内选择单元、焊盘OUT11和焊盘OUT12合称为重复单元，电容测试芯片包含有若干个重复单元，所有重复单元的主时钟信号线、SEL信号线、GND信号线、ADDROFF信号线以及连接到译码器输出端的信号线各自对应连接，每个重复单元都连接一个左测试块和一个右测试块。

所有重复单元形成并联结构，即每个重复单元的主信号时钟线连接都连接到寄存器的输出端，每个重复单元的SEL信号线都连接到焊盘SEL，每个重复单元的GND信号线都连接到焊盘GND，每个重复单元的ADDROFF信号线都连接到焊盘ADDROFF，每个重复单元的块内选择单元的第k个二选一选择器的选择线都连接译码器的第k个输出端。即产生主时钟信号部分的电路、焊盘SEL、焊盘ADDROFFF、焊盘VDD、焊盘GND、地址信号焊盘以及译码器属于共用部件，每增加一个重复单元只需要增加两个OUT焊盘，在较大规模测试时可以极大减少焊盘占用的面积。

在被测单元数量不是太多的情况下，即可以确保信号A1、A2和B的输出端距离各QVCM电路单元距离较近时，可以进一步简化重复单元的结构，将本地分频单元、选择器MUX21-0、块内选择单元都作为共用部分，而只是重复QVCM电路单元。在数量较多时，为了确保不因为距离太远而影响信号的相位差，则不能简化重复单元，应当使每一个QVCM电路单元拥有其单独的本地分频单元。

环形振荡器的输出端连接焊盘RO_OUT。

通过焊盘F_OUT可以对主时钟信号进行测量和输出。鉴于集成电路的高昂制造成本，为了避免环形振荡器出现问题后无法产生主时钟信号的情况，当环形振荡器不工作时，可以通过焊盘RO_OUT外接一个时钟信号保证电路正常工作。此方法为整个测试芯片工作提供了双重保证，节约集成电路制造成本。

左测试块和右测试块中各有8个待测器件，译码器为3-8译码器，每个块内选择单元包括8个二选一选择器。

当QVCM电路单元中一侧或者左右两侧均连接8个待测器件时，则需要8个寻址地址，根据数字电路的基本原理每个数字信号输入有两个状态1和0，生成8个寻址地址则需要译码器数字信号输入端为3个，因此采用3-8decoder(译码器)。

假设有N个QVCM电路单元，每个单元中有两个DUT测试块，每个测试块中包含8个DUT，即每个QVCM电路单元中含有16个DUT。从图6中可以看出，片上环形振荡器电路中占用5个焊盘(VDDE、GNDE、VDDC、GNDC、EBL)，寻址电路3-8decoder占用5个焊盘(ADDR0、ADDR1、ADDR2、ADDROFF、SEL)，电源占用2个焊盘(VDD、GND)，测试焊盘占用(2N+1)个(一个是F_OUT，每个QVCM电路单元占用2个焊盘(OUT11、OUT12)。平均每个DUT占用(13+2N)/16N个焊盘。假如N＝6时，96个DUT仅需要用到25个焊盘，平均每个DUT占用0.26个焊盘，若N值越大，每个DUT平均占用的焊盘数量则更少。由此可见，该测试芯片结构布局对比传统的电容测试芯片大幅度地减少了焊盘在测试芯片中占用的面积，同时在同等面积条件下增加了可容纳的DUT数量。

根据实际需要的不同，可以自由调整译码器类型以及每个块内选择单元中的二选一选择器数量。

本文中所描述的具体实施例仅仅是对本发明创造精神作举例说明。本实用新型所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本实用新型的原理或者超越所附权利要求书所定义的范围。

尽管本文较多地使用了QVCM电路、焊盘、分频器等术语，但并不排除使用其它术语的可能性。使用这些术语仅仅是为了更方便地描述和解释本实用新型的本质；把它们解释成任何一种附加的限制都是与本发明创造精神相违背的。