采用组件不变微调延迟线的定时测量系统和方法

专利名称：采用组件不变微调延迟线的定时测量系统和方法
技术领域：
本发明涉及高分辨率定时测量，具体来讲，涉及采用组件不变微调延迟线的定时测量系统和方法。
背景技术：
信号波形的抖动特性的精确测量或者信号波形与参考波形之间定时变化的测量可产生与信号波形源的性能有关的重要信息。因此，定时和抖动测量装置的性能是能够精确表征信号波形源(例如锁相环)的性能的关键因素。为此，最近的许多努力都致力于改进这类定时和抖动测量装置的性能和分辨率。
对低于门电路(sub-gate)分辨率的数据信号执行抖动测量可利用馈入一系列D锁存器的时钟线和数据线的两条延迟链来实现，如

图1所示。这种结构在本领域中称作微调延迟线(VDL)。这里假定时钟信号无抖动。在这种情况下，抖动测量则可定义为数据信号的上升沿与时钟信号的上升沿之间的时间间隔的测量。符号τf和τs表示互连VDL各级的缓冲器的相应传播延迟。由于时钟和数据通路的传播延迟相差一个量Δτ＝(τs-τf)，因此数据与时钟信号的上升沿之间的时间差将在VDL各级之后相应减少Δτ。在各级之后，这两个上升沿之间的相位关系由相应D锁存器检测和记录。当时钟信号超前于数据信号时，产生逻辑0，而当数据信号超前于时钟信号时，则产生逻辑1。各D锁存器的输出传递到计数器电路，该电路只是计算数据信号超前于时钟信号的次数(即逻辑1的数量)，其中延迟差根据它在VDL中的位置来设置。
按照设计，通过在时钟输入之后加入附加延迟(未示出)，使图1中的数据信号在VDL的输入上始终超前于时钟信号。随后，当数据和时钟信号经过VDL的各级时，将会到达一个点，在此，数据信号由于其信号通路中的额外延迟Δτ而开始滞后于时钟信号。这个点之后的所有D锁存器将记录逻辑0，而这个点之前的所有锁存器将记录逻辑1。在任何情况下，VDL的各级之后的计数器都用来记录各相应D锁存器的状态。
由于VDL的输入处的数据与时钟信号之间的相位是随机变量，因此每次执行测量时，不同的一组D锁存器被设置为逻辑1电平，相应的计数器开始记录不同的值。例如，在第一计数器的情况下，它的计数值反映数据信号的上升沿超前于时钟信号的上升沿的次数，其中延迟大于Δτ。同样，下一级中的计数器对应于数据信号的上升沿超前于时钟信号的上升沿的次数，其中延迟大于2Δτ。以相同的方式，后续级对应于数据信号超前于时钟信号3Δτ、4Δτ等等的次数。在统计上，这些数字可视为表示数据信号上的抖动的累积分布函数(CDF)。概率密度函数(PDF)或者所谓的直方图则可通过取CDF的导数来得到。
或者，抖动的直方图也可从VDL产生的数据中导出。例如，如果假定表示为T的数据和时钟信号的周期大于通过M级VDL的总传播延迟、约为Mτs，如果假定τs＞τf，则所有D锁存器的输出可组成一个比特流，其逻辑1的总计数表示在特定时刻数据与时钟信号沿之间的实际时间差。如图2所示，这可通过对所有D锁存器的输出进行“或”运算并计算时间周期T上逻辑1的次数来容易地得到。因此，重复测量N次使抖动的直方图能够以类似方式来构建。
图1和图2所示的现有技术VDL结构的一个重要缺陷在于，测量精度依赖于连续各级之间的延迟元件的匹配。延迟元件的失配可能导致CDF或者所收集的直方图的误差。换言之，这些方法要求高度匹配的元件，以便减少微分非线性定时误差。虽然仔细的布局技术可能有助于尽量减小这些失配，但它们无法完全消除失配。
一般来讲，利用延迟锁定环(DLL)、微调延迟线(VDL)和环形振荡器相位数字化的时间数字转换器(TDC)是用于提供高分辨率定时测量的普遍技术。近年来，片上定时测量、如锁相环(PLL)的抖动表征已经变得要求极高，所要求的定时分辨率低于100ps。为了满足这些需要，研究人员已经提出了执行片上定时测量的各种方案。在S.Sunter和A.Roy的题为“数字应用中的锁相环的BIST”(发表于Proc.IEEE International Test Conference，第532-540页，1999年)中，由环形振荡器和校准电路组成的片上电路据报导能够执行分辨率低至单门电路延迟的定时测量。此外，该电路可从RTL描述中完全合成，因为设计不依靠匹配元件。最近报导了利用VDL对低于门电路分辨率的明显改进。在这种情况下，定时分辨率据说是从两个门电路延迟的差值中得出的。但是，所报导的设计仍然在很大程度上依靠延迟元件对的匹配。因此，仍然非常需要避免对匹配延迟线的依赖性的定时测量方法和系统。
发明概述因此，本发明的一个目的是通过提供组件不变VDL结构来避免对现有技术的定时和抖动测量装置的元件匹配的依赖性。因此，本发明提供单级VDL结构，它用来模仿完整VDL的行为。这通过把VDL的一级的输出反馈到其输入来实现。实际上，这相当于让两个振荡器以不同频率同时运行，从而在每个振荡循环中产生恒定的延迟差。通过把电路结构扩展到包括多个振荡器，测量时间按照相当于附加振荡器数量的因子来缩减。
根据本发明的一个方面，提供一种用于测量第一事件和第二事件之间的时间差的方法，所述方法包括以下步骤在检测到所述第一事件时，触发第一振荡器电路产生具有振荡周期Ts的第一振荡信号；在检测到所述第二事件时，触发第二振荡器电路产生具有振荡周期Tf的第二振荡信号，其中Ts大于Tf，而且Ts与Tf之差ΔT相对于Ts和Tf中任一个来说均较小；计算所述第二振荡器电路的循环数Nm；检测所述第一与第二振荡信号之间的相位变化；以及根据Ts与Tf之间的所述差ΔT以及出现所述检测的相位变化时所述第二振荡器电路的循环数的计数来确定所述第一事件与所述第二事件之间的时间差。
根据本发明的另一个方面，提供一种用于测量第一事件和第二事件之间的时间差的装置，所述装置包括第一振荡器电路，适合在检测到所述第一事件时产生具有振荡周期Ts的第一振荡信号；第二振荡器电路，适合在检测到所述第二事件时产生具有振荡周期Tf的第二振荡信号，其中Ts大于Tf，而且Ts与Tf之差ΔT相对于Ts和Tf中任一个来说均较小；用于计算所述第二振荡器电路的循环数的部件；用于检测所述第一与第二振荡信号之间的相位变化的部件；用于利用Ts与Tf之间的所述差ΔT以及出现所述检测的相位变化时所述第二振荡器电路的循环数的计数来确定所述第一与所述第二事件之间的时间差的部件。
根据本发明的又一个方面，提供一种利用适合产生具有周期Ts的第一振荡信号的第一振荡器电路以及适合产生具有周期Tf的第二振荡信号的第二振荡器电路来测量第一信号与参考信号之间的时间差的方法，所述方法包括以下步骤执行校准序列以确定所述第一振荡器电路的振荡周期Ts、所述第二振荡器电路的振荡周期Tf以及所述第一与第二信号之间的固有通路延迟差的测量值；响应所述第一信号而触发所述第一振荡器电路产生所述第一振荡信号；响应所述参考信号而触发所述第二振荡器电路产生所述第二振荡信号，其中Ts大于Tf，而且Ts与Tf之差ΔT相对于Ts和Tf中任一个来说均较小；计算所述第二振荡信号的循环数Nm；检测所述第一与第二振荡信号之间的相位变化；以及根据Ts与Tf之间的所述差ΔT以及出现所述检测的相位变化时所述第二振荡信号的循环数的计数来确定所述第一信号与所述参考信号之间的时间差。
附图简介通过以下结合附图的详细说明，本发明的其它特征和优点将变得非常明显，其中图1表示低于门电路定时分辨率的VDL的现有技术实施例；图2表示可直接从VDL获得定时变化的直方图的电路的现有技术实施例；图3表示根据本发明的组件不变VDL的框图。
图4a表示可根据本发明使用的一种边缘检测器实现。
图4b表示图4a中的边缘检测器实现的定时行为。
图5表示可根据本发明使用的环形振荡器。
图6a表示可根据本发明使用的一种相位检测器实现。
图6b表示图6a中的相位检测器实现的定时行为。
图7表示本发明的一个示范实施例的电路图。
图8a表示校准模式期间环形振荡器之间的定时关系以及相位检测器的相应响应。
图8b表示测量模式期间环形振荡器之间的定时关系以及相位检测器的相应响应。
图9表示可根据本发明使用的组件不变VDL结构的阵列。
图10表示图9的VDL阵列结构的各个VDL之间的示范定时关系。
图11表示与图9的VDL阵列结构结合使用的控制器的一个实例。
图12a表示利用设置为具有0.566ns的定时分辨率的本发明的VDL测量的直方图。
图12b表示利用设置为具有1.22ns的定时分辨率的本发明的VDL测量的直方图。
应当指出，在所有附图中，类似的功能由类似的参考标号来标识。
优选实施例的详细说明目前采用VDL技术的定时和抖动测量装置一般要求高度匹配的元件，以便减少微分非线性定时误差。为了消除对元件匹配的这种依赖性，本发明提供组件不变VDL结构。本发明的测量装置基于单级VDL结构，它用来模仿完整VDL的行为。这通过把VDL的一级的输出反馈到其输入来实现。实际上，这相当于让两个振荡器以不同频率同时运行，从而在每个振荡循环中产生恒定的延迟差。通过把电路结构扩展到包括多个振荡器，测量时间可按照相当于附加振荡器数量的因子来缩减。
图3说明根据本发明的第一方面的组件不变VDL结构30。单级VDL结构30包括数据触发振荡器电路40，馈入D锁存器38的数据线输入；以及时钟触发振荡器电路50，馈入同一相应D锁存器38的时钟输入。D锁存器38的输出被传递到计数器(未示出)。按照命名惯例，数据触发振荡器40通过数据信号32来触发，而时钟触发振荡器50通过时钟信号34来触发。数据触发振荡器40响应数据信号32而产生具有周期Ts的振荡信号，而时钟触发振荡器则响应时钟信号34而产生具有周期Tf的振荡信号。注意，时钟信号34在到达时钟触发环形振荡器50之前由缓冲器36进行延迟，以便确保数据触发振荡器40产生的振荡信号始终超前于时钟触发振荡器50产生的振荡信号。
数据触发振荡器由第一反相器42和第一开关44组成。同样，时钟触发振荡器包括第二反相器52和第二开关54。反相器42和52用于取代缓冲器(如图1和2所示)来创建送到D锁存器38的数据和时钟输入信号(即振荡信号)之间的延迟差。另外，各反相器的输出反馈到其相应的输入，取决于它的反馈通路中的开关的状态。
当开关44、54闭合时，反相器42、52配置了再生反馈，并且将以2τs或2τf秒的周期振荡，取决于各反相器的传播延迟τs、τf。更重要的是，反相器42、52的组合作用是对于输入时钟信号的每个循环，使数据信号32的前沿相对于时钟信号34的前沿延迟2Δτ秒。
图1的组件不变VDL结构30可用于测量两个周期信号波形之间的时间差。例如，在图1的情况下，所关注时间间隔是时钟信号34的上升沿与数据信号32的上升沿之间的时间差。为了确保精确的时间测量，控制D锁存器38的数据输入的反相器42的反馈通路中的第一开关44必须在数据信号32的上升沿是闭合的，控制D锁存器38的时钟输入的反相器52的反馈通路中的第二开关54必须在时钟信号34的上升沿是闭合的。相反，一旦数据触发振荡信号的上升沿相对于时钟触发振荡信号的相对位置从超前变为滞后关系或者反之，则两个开关44、54是断开的。D锁存器38的输出则被传递到计数器(未示出)，计数器只是计算D锁存器38停留在逻辑‘1’状态的时间，然后再计算数据与时钟信号的上升沿之间的时间差。因此，图3的单级VDL结构30可用来模仿完整VDL的行为。通过在各级利用相同的延迟元件，完全消除了失配。然后，该过程可重复多次，从而得出数据信号上的抖动的直方图。
可以理解，图3描述的定时测量系统和方法可利用标准CMOS集成电路来实现。在这方面，本发明的组件不变VDL可减少到三个主要电路组件，即边缘检测器、振荡器和相位检测器。现在将详细说明这三个主要组件的基本结构和功能。
图4a表示可在本发明的一个实际实现中使用的一种示范边缘检测器60。如图所示，边缘检测器60可利用单个D触发器62来实现，其中D和复位(R)输入端连接在一起。允许信号66被传送到D输入端，而待监测的时钟信号34(或数据信号32)则被传送到D触发器62的时钟输入端。边缘检测器60的输出(Q)则对应于输出时钟边缘信号70(或数据边缘信号)。边缘检测器60的主要功能是捕捉数据或时钟信号的上升沿，以便触发相应的振荡器40或50。在一个优选实施例中，要求两个边缘检测器，一个用于数据信号32，一个用于时钟信号34。
图4b是时序图，说明图4a所示的边缘检测器60的实例操作。当允许信号66从逻辑‘0’转换到‘1’时，后续上升时钟或数据边缘68将使输出时钟/数据边缘信号70从逻辑‘0’转换到‘1’，直到允许信号66重新设置为逻辑‘0’(或低电平)。这样，可检测数据和时钟信号32、34的上升沿，以便触发相应的振荡器40、50。
在本发明的组件不变VDL结构的核心上是图3所示的两个开关振荡器电路40、50。开关振荡器电路40、50的实现可例如采取图5所示电路的形式。这里，时钟触发振荡器80包括馈入“异或”门86的“与”门84，“异或”门86的输出又反馈到“与”门84的第一输入。“与”门84的第二输入端接收来自检测时钟信号34的上升沿的边缘检测器(未示出)的时钟边缘信号82。同样，数据触发振荡器90包括馈入“异或”门96的“与”门94，“异或”门96的输出又反馈到“与”门94的第一输入。“与”门94的第二输入端接收来自检测数据信号32的上升沿的边缘检测器(未示出)的数据边缘信号92。按照设计，各振荡器电路80、90在逻辑‘1’时被启用。注意，τf和τs是绕各振荡器电路80、90的环路的相应传播延迟。
如图5所示，各振荡器电路80、90的输出被传送到相位检测器(未示出)。振荡器电路80的输出可称作时钟触发振荡信号88，而振荡器电路90的输出可称作数据触发振荡信号98。为了维护用于检测的可预测相位关系，τs设置为大于τf。(这里，下标‘s’表示慢振荡，‘f’表示快振荡)。这又使时钟边缘信号82(即时钟触发振荡信号88)触发的振荡器电路80以高于数据边缘信号92(即数据触发振荡信号98)触发的振荡器电路90的频率运行。
图6a表示可在本发明的一个实现中使用的一种典型相位检测器电路100。相位检测器电路100利用第一D锁存器102、第二D锁存器104和“与”门106来实现。第一D锁存器102的D输入端接收数据触发振荡信号98。第一D锁存器102的Q输出被传递到第二D锁存器104的D输入，而QB(互补)输出作为第一输入被馈入“与”门106。第二D锁存器104的Q输出用作“与”门106的第二输入。各D锁存器102、104的时钟输入端接收时钟触发振荡信号88。
根据设计，数据触发振荡信号98的边缘始终可设置为在测量过程开始时(利用例如图3中的缓冲器36之类的缓冲器)超前于时钟触发振荡信号88的边缘。如图6a中所示的相位检测器电路则可用来检测两个振荡信号88、98之间相位差的历史，从而提供关于相位变化的信息。如上所述，相位的变化被定义为数据触发振荡信号98开始滞后于时钟触发振荡信号88的时刻。当这种情况出现时，测量过程将停止，如以下所述。
图6b是时序图，说明图6a中的相位检测器100的操作。如上所述，数据触发振荡信号98始终设置为在测量过程开始时超前于时钟触发振荡信号88。因此，在测量过程开始时，第一D锁存器102将通过记录逻辑‘1’开始，其中逻辑‘1’对应于时钟触发振荡信号88的第一上升沿处的数据触发振荡信号98的逻辑‘1’值。显然，在时钟触发振荡信号88的每个循环之后，时钟触发振荡信号88的上升沿朝数据触发振荡信号98的上升沿移动一个量ΔT，其中ΔT＝Ts-Tf，Ts为数据触发振荡器90的振荡周期，以及Tf为时钟触发振荡器80的振荡周期。
数据触发振荡信号98将继续超前于时钟触发振荡信号88，直至达到时钟触发振荡器信号88的上升沿对应于数据触发振荡器信号98的逻辑‘0’的时间点为止。在图6b中，这个时间点标记为虚线110。在此刻，数据触发振荡信号98开始滞后于时钟触发振荡信号88，从而表明相位的变化。相位检测器100的作用是通过相位检测输出信号108的形式来检测这个相位变化。具体来讲，当第一D锁存器102记录输入序列‘10’时，图6a中“与”门106的输出将从逻辑‘0’转换到‘1’，从而产生相位检测输出108，如图6b所示。
图4a、5和6a中的电路可进行组合，从而提供本发明的一个实施例的全电路实现，如图7所示。这里，第一边缘检测器60a接收“时钟”信号34，并触发时钟触发振荡器80产生相应的时钟触发振荡信号。同样，第二边缘检测器60b接收“数据”信号34，并触发数据触发振荡器90产生数据触发振荡信号。振荡器电路80、90的输出以图6a所示的同样方式连接到相位检测器100。可以看到，图7中的电路块60、80、90和100与图4a、5和6a中详细说明的电路相同。时钟触发振荡器80的输出还用来为N位计数器114定时。N位计数器114用来计算在稍后将论述的校准及测量模式中检测相位变化之前时钟触发振荡器循环的次数。相位检测器100的输出馈入输出控制器117，控制器117适合控制N位计数器114以及两个N位寄存器111、112的加载。N位寄存器111、112在输出控制器106的控制下加载N位计数器114的输出值。最后，两个N位寄存器111、112的输出以并行方式馈入相应的N位移位寄存器116、118。存储在各N位移位寄存器中的值则可锁存输出到经编程的处理器，用于产生抖动的相应直方图。处理所得直方图以便提取与数据信号32相关的时间抖动的峰峰值和rms值，这是相对简单的事情。
本领域的技术人员知道，在触发相应振荡器电路80、90之前，固有延迟差将存在于数据信号32的信号通路与时钟信号34的信号通路之间。这个延迟差包括例如添加在时钟触发环形振荡器80与时钟边缘检测器60b(未示出)之间的有意延迟、两个边缘检测器60a、60b的D锁存器之间的建立时间和传播延迟差以及两个开关振荡器80、90中的“异或”门的建立时间和传播延迟差。由于所有这些延迟都是过程敏感的，因此所测量延迟不同于时钟与数据边缘之间的实际延迟差。
还应该指出，数据触发振荡信号与时钟触发振荡信号之间的振荡频率的差异确定测量分辨率，同时还因各振荡器80、90中的环路的无法预测的延迟而变得过程敏感。因此，为了使设计可完全综合、即不要求任何元件匹配，校准序列是确定各振荡信号的频率以及数据32与时钟信号34的延迟通路之间差异所必需的。现在参照图8a来论述这种校准序列的特性，图8a是示例时序图，说明在校准模式期间相位检测器100、数据触发振荡器90和时钟触发振荡器80之间的定时关系。
在校准模式中，“时钟”和“数据”线32、34首先结合起来以确定两个信号通路之间的固有延迟差。这可例如利用以CMOS技术实现的开关块来完成，其中开关块在要执行校准时可控地把时钟信号34(参考信号)连接到D锁存器60b的时钟输入。然后，在校准中，用同一个参考或输入校准信号来触发各个相应振荡器80、90。由于这两个输入被结合在一起，因此输入校准信号上的抖动不是重要的。在检测第一相位变化120之前，两个信号通路之间的延迟差被记录为时钟触发振荡器循环的次数、即No计数。这个时钟触发振荡器循环次数No可由计数器记录，然后再传递到寄存器以便临时存储。
注意，相位的变化被定义为数据触发振荡信号98相对于时钟触发振荡信号88从超前转为滞后关系的时间。如上所述，在时钟触发振荡信号88的各振荡周期Tf之后，时钟触发振荡信号88向着数据触发振荡信号98推进了以下差异延迟ΔT＝Ts-Tf(1)其中Ts为数据触发振荡信号98的振荡周期。从图8a看到，在某段时间Tod之后，时钟触发振荡信号88将经过数据触发振荡信号98的一个完整循环，这样，将检测到第二相位变化140。从触发到检测这个第二相位改变140的时钟触发振荡信号的相应循环次数可记录为Nd计数，产生以下结果Nf＝Nd-No(2)其中Nf为范围Tod上时钟触发振荡器循环的次数。显然，在检测第二相位变化之前时钟触发振荡循环次数Nd可通过与以前相同的计数器来记录。在这种情况下，计数器记录的次数No在检测到第一相位变化时被传出到第一寄存器，同时计数器继续计数，以便记录时钟触发振荡器的Nd计数，直至检测到第二相位变化为止。在第二相位变化时记录的时钟触发振荡器循环次数Nd则可传递到第二寄存器，用于临时存储和计算。
在校准期间存储在寄存器中的计数值No、Nd则可锁存输出到适合执行各种计算的经编程的处理器。例如，时钟触发振荡器的周期Tf则可根据时间测量Tod和寄存器值来确定如下Tf=TodNf=TodNd-No---(3)]]>由于时钟触发振荡器在时间间隔Tod中完成Nf次循环，因此数据触发振荡器必须完成(Nf-1)次循环。因此，Tod＝Nf·Tf＝(Nf-1)·Ts(4)重新排列等式(4)，数据触发振荡器的周期Ts则可确定为Ts=TfNfNf-1=NodNf-1---(5)]]>与Tf相比，Tod的时间值通常很大。因此，根据测量装置，不易得到Tod的精确测量值，尤其在大测量范围上的小时间步长的情况下。一个备选方法是间接利用计数器输出来测量Tf。如前面所述，计数器用于在校准以及测量模式期间计算时钟触发振荡器循环次数。因此，当时钟触发振荡器运行时，Tf可通过测量计数器的一位的循环时间来获得。在这种情况下，Tf可被定义如下Tf=(12)n×Tc---(6)]]>其中n是相对于计数器的最低有效位的位的位置，以及Tc为第n个计数器位的循环时间。因此，把等式(6)代入等式(3)并重新排列，得到Tod的以下表达式Tod=Tf×Nf=(12)n×Tc×Nf---(7)]]>然后可利用等式(5)计算数据触发振荡器的振荡周期Ts。
由于测量和校准模式将受到时钟与数据信号通路之间相同的延迟差，因此数据与时钟信号的上升沿之间的时间差(即抖动)可按照简单的方式计算。在这方面，图8b是定时图，说明在测量模式期间相位检测输出信号108、数据触发振荡信号98和时钟触发振荡信号88之间的示例定时关系。如前面一样，根据设计，数据触发振荡信号98被设置为超前于时钟触发振荡信号88。从触发到相位变化的第一次出现的时钟触发振荡信号88的循环次数的计数由计数器记录为Nm计数。然后，假定在测量模式期间计数器输出为Nm，如图8b所示，则数据与时钟上升沿之间的时间差可按如下方式计算Tm＝ΔT(Nm-No) (8)其中ΔT＝Ts-Tf，以及No是对于时钟与数据信号之间信号通路中的延迟差在校准模式中记录(以及存储在寄存器中)的次数。
本领域的技术人员知道，按照本发明的片上实现，芯片上的模式选择引脚可用于在校准与测量模式之间切换。在一个简单实例中，模式选择引脚上出现的逻辑‘1’可使系统进入校准模式，而逻辑‘0’则可使系统进入测量模式。在校准模式中，时钟和数据线可利用适当的开关块结合在一起，以及输出控制器可用来控制通过计数器在相位改变的第一和第二时刻记录的计数值No、Nd装入各种寄存器。然后，在测量模式中，开关块将把受关注数据信号传递给其相应的振荡器，以便可进行抖动测量。在这种模式中，输出控制器将控制来自计数器的适当计数值Nm装入寄存器。在校准和测量模式中，计数器记录的且存储在寄存器中的受关注值可被传递到经编程的处理器，以便执行上述等式定义的必要计算。
众所周知，当量化测量装置的性能时，测试时间是一个重要标准。因此，现在把本发明的组件不变VDL的所需测试时间与全VDL的所需测试时间进行比较。
对于全VDL，采集所有CDF数据的所需测试时间Ttest大致等于Ttest≈Tclk×Nsample+Δτ×Nstage(9)其中Tclk为时钟周期，Nsample为所取的样本数量，Δτ为完整VDL的时间分辨率，以及Nstage为VDL中使用的级数。例如，利用时钟频率Tclk＝1ns并假定要采集的样本数为Nsample＝5000，而分辨率为τs＝1ps且量程为0.5ns(即时钟周期的一半)，则所需级数为Nstage＝500。然后，利用等式(9)，所需测试时间Ttest大约为2.5μs。
对于本发明的组件不变VDL结构，假定抖动与时钟信号不相关，则可通过取每个样本的相应最大及最小测试时间的平均值来估算平均测试时间。显然，当时钟触发振荡信号和数据触发振荡信号相差几乎一个完整时钟触发振荡循环Tf时，每个样本的测试时间将达到最大值。同样，当数据触发振荡信号和时钟触发振荡信号相互对齐、使得仅需一个时钟触发振荡循环就得到相位变化时，每个样本的测试时间将达到最小值。因此，最大测试时间可被估算为Ttest=TfTsΔT---(10)]]>其中Ttest为测试时间，Ts为数据触发振荡信号的周期，Tf为时钟触发振荡信号的周期，以及ΔT为组件不变VDL的时间分辨率。由于Tf≈Ts，因此最大测试时间可被简化为Ttest≈Tf2ΔT---(11)]]>因此，每个样本的平均测试时间为Ttest≈Tf22ΔT---(12)]]>对于振荡周期Tf＝0.5ns(即量程为0.5ns)且要采集的样本数量为Nsample＝5000，而分辨率为ΔT＝1ps，需要相当长的测试时间Ttest≈1.25ms。因此，与全VDL方法相比，本发明的单一组件不变VDL方法显然引起较长的测试时间。但是，可以看到，利用本发明的组件不变VDL方法降低测试时间的一种方式是加入附加的组件不变VDL级。
图9说明根据本发明的又一个方面的组件不变VDL的阵列配置。在这里，单一时钟触发振荡器210表示为驱动多个D触发器220中每个的时钟输入。多个数据触发振荡器240向多个D触发器220中每个提供相应的D输入。所有数据触发振荡器240均设计成具有相同的标称振荡频率，但都通过逐渐增加一个门电路延迟数据信号204来触发。例如，阵列中的第一数据触发振荡器240a由没有任何延迟的数据信号204触发，而第二数据触发振荡器240b则由数据信号204在经过第一门电路延迟206之后来触发。同样，第三数据触发振荡器240c由数据信号204在经过第一门电路延迟206以及第二门电路延迟208等等之后来触发。然后，各D触发器220的输出被馈送到控制器260，控制器260包含必要的硬件(未示出)来检测各数据触发振荡信号与时钟触发振荡信号之间的相位变化。
通过数据触发振荡频率设置为低于时钟触发振荡频率，将产生数据触发振荡信号的时间网格300，如图10所示。在此图中，时钟触发振荡信号340与三个数据触发振荡信号共同表示。在这里，例如，第一数据触发振荡信号310可对应于数据信号被延迟一个缓冲器的情况，第二数据触发振荡信号320可对应于数据信号被延迟两个缓冲器的情况，以及第三数据触发振荡信号330可对应于数据信号被延迟三个缓冲器的情况。通过与图7的单一组件不变VDL结构相似的方法，一旦时钟触发振荡信号340的上升沿经过数据触发振荡信号310、320和330的上升沿中的任一个，则相位变化已经出现，并且同样可被检测。在图10的实例中，容易看出，第二数据触发振荡信号320导致检测相位变化的这个第一次出现。
对于抖动测量应用，图9的阵列结构的优点在于，测量时间显著减少。由于抖动被假定为随机的、因而没有与取样本的时间相关，因此数据的不均匀采样也会得到对抖动统计的良好估算。
任何数据触发振荡器之间的相位差不必匹配，因为可对各个组件不变VDL电路单独执行校准。同样，这些数据触发振荡器中每个的振荡频率同样不必完全相等。
但是，由于一个以上的相位检测器是必要的，因此需要控制器来识别对相位变化的最早检测。在这点上，图11说明某种极简单的组合逻辑400，它可用来识别相位变化的第一次出现。如图9所示的阵列VDL结构中的各相位检测器可采取图6a所示的相位检测器电路的形式。因此，在图11中，表示了一系列“与”门410，各相位检测器一个，它们对应于图6a所示的相位检测器的“与”门106。各“与”门输出则用作“或”门440的输入，“或”门440的输出馈入计数器(未示出)。如图6a中那样，对于待检测的相位变化，到特定“与”门的两种输入Cn和Dn必须为逻辑‘1’。具体来讲，当检测到其相应的相位检测器电路的输入序列“10”时，特定“与”门的输出将从逻辑‘0’转换到逻辑‘1’。因此，当这种情况出现时，“或”门440的输入之一将为逻辑‘1’，使“或”门的输出从逻辑‘0’转换到逻辑‘1’。“或”门440的输出被馈送到计数器，以便停止测量过程。
阵列组件不变VDL的校准过程与针对单一组件不变VDL结构(图7)所述的完全相同，只要单独针对时钟触发振荡器来校准每个数据触发振荡器。例如，在校准模式期间，第i个数据触发振荡器的控制信号Ci应该设置为逻辑‘1’，以便启动第i个数据触发振荡器。这时，其它所有控制信号Cj(i≠j)应该设置为逻辑‘0’，以便禁用其它数据触发振荡器。在测量模式期间，所有控制信号Ci，j应该设置为逻辑‘1’。
由于测试时间减少的效率取决于时间网格位置，因此如果N个组件不变VDL被添加到阵列中以便提供最佳时间网格，则每个样本的平均测试时间减少到Ttest≈Tf22N×ΔT---(13)]]>其中Ttest为每个样本的测试时间，Tf为时钟触发振荡器的周期，ΔT为组件不变VDL的时间分辨率，以及N为数据触发振荡器的数量。
大家知道，如果在设计中采用了许多数据触发振荡器，则需要具有大量输入端的“或”门。但是，由于测试时间按照因子N减少，因此如果N个振荡器被添加到阵列中，则仅需要少数几个数据触发振荡器来产生足够精确以显著减少测试时间的“时间网格”。还要注意，用于阵列VDL配置的电路必须能够识别哪个特定数据触发振荡器引起检测相位变化的第一次出现。这可通过把各相位检测器电路的输出馈入计数器作为额外的最高有效位来方便地获得。换言之，计数器的最高有效位则包含足够信息来识别哪个数据触发振荡器对应于相位变化的第一次检测。
作为一个示例实现，三振荡器结构(即一个时钟触发振荡器和两个数据触发振荡器)在Altera FPGA上实现。整个设计安装到128宏单元FPGA上。时钟触发振荡器的振荡频率设为1.23MHz，对应于81.6ns的周期。两个数据触发振荡器的振荡周期设为81.03ns和80.38ns。这在一种情况下产生0.566ns的定时分辨率，在另一种情况下产生1.22ns的定时分辨率。应该注意，这些特定结果极大地取决于FPGA中宏单元的物理位置。也就是说，如果要对单元布置实施更大的控制，则可期待更高的定时分辨率。
为了测试上述电路，Teradyne A567测试器用来产生2MHz重复的数据信号，其中抖动分量具有高斯统计。抖动被设计成具有零平均值，1.03ns的RMS值以及8ns峰峰值。具有0.566ns定时分辨率的组件不变VDL则被用来通过1500个样本测量此信号的特性，其结果显示在图12a中。这里，RMS值设为1.27ns，以及峰峰值设为9.05ns。在RMS值的情况下，实验误差为0.24ns，这处于VDL的定时分辨率、即0.566ns的范围内。
利用具有1.22ns定时分辨率的组件不变VDL来运行第二测试。在这种情况下，抖动被设计成具有2.06ns的RMS值以及16ns峰峰值。在此第二种情况中收集的结果如图12b所示，同样采用1500个样本。所测量分布具有2.64ns的RMS值以及19.8ns峰峰值。在RMS值的情况下，实验误差为0.58ns，这同样处于VDL的定时分辨率、即1.22ns的范围内。
为了说明在利用组件不变VDL结构的阵列时测试时间减少是可行的，下表1总结了调谐到0.5466ns和1.22ns定时分辨率的两个VDL中的每个所需的测试时间以及在相同定时测量中利用两种VDL时所需的测试时间。在所述情况中十分明显，当两个VDL结合时，取得测试时间的减少。由于时间减少的效率取决于VDL的时间网格位置，因此如果要对单元布置实施更大控制，则可期待更高的测试时间减少的效率。
表1测试时间减少45ns的峰峰抖动

本发明的组件不变VDL电路以0.18μm CMOS工艺来实现。预计时间分辨率约为10ps。一个组件不变VDL占据0.12mm2的面积。由于设计较小，因此可以相信，可在同一个芯片上构建和布置大量抖动测量测试核。
总之，近年来，已经对利用延迟锁定环(DLL)和微调延迟线(VDL)技术的定时及抖动测量装置的性能进行了许多努力。但是，这些方法要求高度匹配的元件以便减少微分非线性定时误差。在减少对元件匹配的要求的尝试中，本发明的组件不变VDL技术使测量装置能够从RTL描述中合成。此外，本发明的方法还依靠更多硬件来减少测试时间，因为测试时间在生产测试期间是一个重要的考虑事项。
上述本发明的实施例只是用于示范。因此，本发明的范围意在仅受到所附权利要求的范围的限制。
权利要求
1.一种用于测量第一事件与第二事件之间的时间差的方法，包括以下步骤在检测到所述第一事件时，触发第一振荡器电路产生具有振荡周期Ts的第一振荡信号；在检测到所述第二事件时，触发第二振荡器电路产生具有振荡周期Tf的第二振荡信号，其中Ts大于Tf，以及Ts与Tf之间的差ΔT相对于Ts和Tf中任一个而言均较小；计算所述第二振荡器电路的循环次数Nm；检测所述第一与第二振荡信号之间的相位变化；以及根据Ts与Tf之间的所述差ΔT以及出现所述检测的相位变化时所述第二振荡器电路的循环次数的计数来确定所述第一与所述第二事件之间的时间差。
2.如权利要求1所述的方法，其特征在于，检测相位变化的所述步骤包括测量所述第一与第二振荡信号之间相位差的步骤。
3.如权利要求2所述的方法，其特征在于，检测相位变化的所述步骤还包括确定所述第一振荡信号相对于所述第二振荡信号的相对位置从超前转为滞后关系的时间的步骤。
4.如权利要求1所述的方法，其特征在于，所述第一振荡器电路包括环形振荡器电路，其中包括具有传播延迟τs的第一反相器，所述第一反相器的输出利用第一开关连接到所述第一反相器的输入，以及在检测到所述第一事件时所述第一开关闭合。
5.如权利要求4所述的方法，其特征在于，所述第二振荡器电路包括环形振荡器电路，其中包括具有传播延迟τf的第二反相器，所述第二反相器的输出利用第二开关连接到所述第二反相器的输入，以及在检测到所述第二事件时所述第二开关闭合。
6.如权利要求5所述的方法，其特征在于，τs大于τf，以及τs与τf之差相对于τs和τf中任一个来说均较小。
7.如权利要求1所述的方法，其特征在于还包括在测量所述第一和第二事件之间的所述时间差之前执行校准序列的步骤，所述校准序列提供所述第一振荡信号的所述振荡周期Ts的测量值、所述第二振荡信号的所述振荡周期Tf的测量值以及所述第一与第二事件之间固有延迟差的测量值。
8.如权利要求7所述的方法，其特征在于，执行校准序列的所述步骤包括以下步骤在检测到所述第二事件时触发所述第一和第二振荡器电路中的每个以产生具有相应振荡周期Ts和Tf的相应第一和第二振荡信号，其中Ts大于Tf，以及Ts与Tf之差ΔT相对于Ts和Tf中任一个来说均较小；计算所述第二振荡器电路的循环次数No，直到在所述第一与第二振荡信号之间检测到第一相位变化为止，所述第一相位变化为所述第一振荡信号相对于所述第二振荡信号的相对位置从超前转到滞后关系时的第一次出现；计算所述第二振荡器电路的循环次数Nd，直到在所述第一与第二振荡信号之间检测到后续相位变化为止，所述后续相位变化为所述第一振荡信号相对于所述第二振荡信号的相对位置从超前转到滞后关系时的第二次出现；以及测量从所述第一次检测到的相位变化到所述后续检测到的相位变化的时段Tod。
9.如权利要求8所述的方法，其特征在于，所述第二振荡信号的所述振荡周期Tf根据下式来确定Tf=TodNf=TodNd-No]]>
10.如权利要求8所述的方法，其特征在于，所述第一振荡信号的所述振荡周期Ts根据下式来确定Ts=TfNfNf-1=TodNf-1]]>
11.如权利要求8所述的方法，其特征在于，所述第一与第二事件之间的时间差Tm根据下式来确定Tm＝ΔT(Nm-No)
12.如权利要求1所述的方法，其特征在于，所述第一事件是数据信号的上升沿，而所述第二事件是时钟信号的上升沿，以及所述时间差是抖动值。
13.如权利要求12所述的方法，其特征在于还包括多次重复所有步骤，以便构建所述抖动的直方图。
14.一种用于测量第一事件与第二事件之间的时间差的方法，包括以下步骤在检测到所述第一事件时触发多个第一振荡器电路产生多个第一振荡信号，各所述振荡器电路在不同的预定延迟之后被触发，以及所述多个第一振荡信号中的每个具有振荡周期Ts；在检测到所述第二事件时触发第二振荡器电路产生具有振荡周期Tf的第二振荡信号，其中Ts大于Tf，以及Ts与Tf之差ΔT相对于Ts和Tf中任一个来说均较小；计算所述第二振荡器电路的循环次数Nm；确定所述多个第一振荡器电路中哪一个对应于提供第一相位变化，当所述多个第一振荡信号中的任一个相对于所述第二振荡信号的相对位置从超前转到滞后关系时检测到所述第一相位变化；以及根据Ts与Tf之间的所述差ΔT、检测到所述第一次检测到的相位变化时的所述第二振荡器电路的循环次数的计数以及对应于所述第一次检测到的相位变化的多个第一振荡器电路中的所述一个的所述预定延迟的相应值，确定所述第一与所述第二事件之间的所述时间差。
15.如权利要求14所述的方法，其特征在于还包括在测量所述第一与第二事件之间的所述时间差之前执行校准过程的步骤。
16.如权利要求15所述的方法，其特征在于，所述校准过程包括相对于所述第二振荡器电路、用于所述多个第一振荡器电路中每一个的多个校准序列。
17.如权利要求14所述的方法，其特征在于，所述第一事件是数据信号的上升沿，所述第二事件是时钟信号的上升沿，以及所述时间差是抖动值。
18.如权利要求17所述的方法，其特征在于还包括多次重复所有步骤，以便构建所述抖动的直方图。
19.一种用于测量第一事件与第二事件之间的时间差的装置，包括第一振荡器电路，适合在检测到所述第一事件时产生具有振荡周期Ts的第一振荡信号；第二振荡器电路，适合在检测到所述第二事件时产生具有振荡周期Tf的第二振荡信号，其中Ts大于Tf，以及Ts与Tf之间的差ΔT相对于Ts和Tf中任一个来说均较小；用于计算所述第二振荡器电路的循环次数的部件；用于检测所述第一与第二振荡信号之间的相位变化的部件；以及用于利用Ts与Tf之间的所述差ΔT以及出现所述检测的相位变化时所述第二振荡器电路的循环次数的计数来确定所述第一与所述第二事件之间的时间差的部件。
20.如权利要求19所述的装置，其特征在于，所述第一和第二振荡器电路是环形振荡器电路。
21.如权利要求20所述的装置，其特征在于，所述第一振荡器电路包括具有传播延迟τs的第一反相器，其中所述第一反相器的输出利用第一开关连接到所述第一反相器的输入，以及在检测到所述第一事件时所述第一开关闭合。
22.如权利要求20所述的装置，其特征在于，所述第二振荡器电路包括具有传播延迟τf的第二反相器，其中所述第二反相器的输出利用第二开关连接到所述第二反相器的输入，以及在检测到所述第二事件时所述第二开关闭合。
23.如权利要求19所述的装置，其特征在于，所述第一事件是数据信号的上升沿，而所述第二事件是时钟信号的上升沿，以及所述时间差是抖动值。
24.如权利要求23所述的装置，其特征在于还包括积分器，用于累计及处理多个测量的时间差，以便构建所述抖动的直方图。
25.一种用于测量第一事件与第二事件之间的时间差的装置，包括多个第一振荡器电路，适合在检测到所述第一事件时产生多个第一振荡信号，其中所述多个第一振荡器电路中的每个具有与其相关的不同预定延迟，以及所述多个第一振荡信号中的每个具有振荡周期Ts；第二振荡器电路，适合在检测到所述第二事件时产生具有振荡周期Tf的第二振荡信号，其中Ts大于Tf，以及Ts与Tf之间的差ΔT相对于Ts和Tf中任一个来说均较小；至少一个计数器，用于计算所述第二振荡器电路的循环次数Nm；多个相位检测器，用于检测所述多个第一振荡信号中的每个与所述第二振荡信号之间的相应相位差；控制器，用于确定所述多个第一振荡器电路中的哪一个对应于检测第一相位变化，当所述多个第一振荡信号中任一个相对于所述第二振荡信号的相对位置从超前转为滞后情况时检测到所述第一相位变化；以及用于根据Ts与Tf之间的所述差ΔT、检测到所述第一相位变化时所述第二振荡器电路的循环次数的计数、以及对应于所述检测到的第一相位变化的多个第一振荡器电路中的所述一个的所述预定延迟的相应值来确定所述第一与所述第二事件之间的所述时间差的部件。
26.一种用于利用适合产生具有周期Ts的第一振荡信号的第一振荡器电路以及适合产生具有周期Tf的第二振荡信号的第二振荡器电路来测量第一信号与参考信号之间的时间差的方法，所述方法包括以下步骤执行校准序列以确定所述第一振荡器电路的所述振荡周期Ts、所述第二振荡器电路的所述振荡周期Tf以及所述第一与第二信号之间的固有通路延迟差的测量值；响应所述第一信号而触发所述第一振荡器电路产生所述第一振荡信号；响应所述参考信号而触发所述第二振荡器电路产生所述第二振荡信号，其中Ts大于Tf，以及Ts与Tf之间的差ΔT相对于Ts和Tf中任一个来说均较小；计算所述第二振荡信号的循环次数Nm；检测所述第一与第二振荡信号之间的相位变化；以及根据Ts与Tf之间的所述差ΔT以及出现所述检测的相位变化时所述第二振荡信号的循环次数的计数来确定所述第一信号与所述参考信号之间的所述时间差。
27.如权利要求26所述的方法，其特征在于，执行校准序列的所述步骤包括以下步骤响应所述参考信号而触发所述第一和第二振荡器电路产生相应的第一和第二校准振荡信号；计算所述第二校准振荡信号的循环次数No，直到在所述第一与第二校准振荡信号之间检测到第一相位变化为止，所述第一相位变化是所述第一校准振荡信号相对于所述第二校准振荡信号的相对位置从超前转为滞后关系时的第一次出现；计算所述第二校准振荡信号的循环次数Nd，直到在所述第一与第二校准振荡信号之间检测到后续相位变化为止；测量从所述第一次检测到的相位变化到所述后续检测到的相位变化的时段Tod；以及利用No、Nd和Tod来计算所述第一和第二振荡器电路的所述振荡周期Ts和Tf。
全文摘要
近年来，已经为改进采用延迟锁定环(DLL)和微调延迟线(VDL)技术的定时及抖动测量装置的性能进行了许多努力。但是，这些方法要求高度匹配的元件以便减少微分非线性定时误差。在减少对元件匹配的要求的尝试中，公开了一种组件不变VDL技术，它使测量装置能够从RTL描述中合成。本发明基于单级VDL结构，它用来模仿完整VDL的行为。此外，由于测试时间在生产测试过程中是一个重要的考虑事项，因此提供了通过附加硬件来减少测试时间的方法和系统。
文档编号G04F10/06GK1656384SQ03811561
公开日2005年8月17日 申请日期2003年3月24日 优先权日2002年3月26日
发明者G·W·罗伯茨, 陈浩明 申请人:麦克吉尔大学