边沿提取电路及时间数字转换器的制作方法

本发明属于电学技术领域，特别是涉及一种边沿提取电路及时间数字转换器。

背景技术：

时间数字转换器(Time to Digital Converter,TDC)是将一段连续的时间间隔转换成数字段码字表示的电路，具体实施是在时间域内对测量开始时刻信号Start和测量结束信号Stop之间进行插值量化的数字处理，从而得到最终的数字输出。目前，TDC可以实现高精度转换，已被广泛应用于电子信息、生物医疗、高能物理等领域，用于测量其应用的时间特性。对于TDC的进一步研究，有利于提高TDC的使用性能和扩大使用范围。

传统的三段式TDC实现框图如图1所示。其以线性反馈移位寄存器(LFSR)作第一段粗制量化，抽头延迟线型时间数字转换电路是第二段量化，环形游标型时间数字转换电路是第三段精细量化。这种三段式TDC也称为基于计数器和延迟链的时间数字转换电路。

传统三段式TDC的第二段量化的时序图如图2所示。进入到抽头延迟线型时间数字转换电路的CLK信号会生成多相位时钟(CLK、CLK1、CLK2、CLK3……)，这个多相位时钟是CLK信号在延迟链上生成的，然后利用START或STOP信号进行采样，可以获取第二段的量化数字。由于数字电路中的动态功耗时钟的翻转是成为数字电路动态功耗的一大重要来源，也是造成三段式TDC的功耗高的原因。另外，抽头延迟线型时间数字转换电路生成的数字码是“…00001111…”格式的，还需要加入相邻信号提取电路来获取第三段量化所需要的输入信号，故而加重了整个TDC的面积和功耗的开销。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种边沿提取电路及时间数字转换器，用于解决现有技术中的三段式时间数字转换器由于无论起始信号由于要经过多次从0到1的翻转而导致的功耗高的问题，以及由于需要加入信号提取电路获取第三段量化所需要的输入信号而加重整个时间数字转换器的面积和功耗的开销的问题。

为实现上述目的及其他相关目的，本发明提供一种边沿提取电路，所述边沿提取电路包括：

第一处理模块，与起始信号相连接，适于提取所述起始信号的上升沿以生成第一输出信号；

第二处理模块，与所述第一处理模块及截止信号相连接，适于在所述第一处理模块提取到所述起始信号的上升沿之后，提取所述截止信号的上升沿以生成第二输出信号；

第三处理模块，与所述第一处理模块及时钟信号相连接，适于在所述第一处理模块提取到所述起始信号的上升沿之后，提取所述时钟信号紧随所述起始信号上升沿之后的上升沿以生成第三输出信号；

第四处理模块，与所述第二处理模块及所述时钟信号相连接，适于在所述第二处理模块提取到所述截止信号的上升沿之后，提取所述时钟信号紧随所述起始信号上升沿之后的上升沿以生成第四输出信号。

作为本发明的边沿提取电路的一种优选方案，所述第一处理模块包括：

第一D触发器，包括电压输入端、起始信号输入端、低电平复位端、第一输出端及第二输出端；所述第一D触发器的电压输入端与电源电压相连接，所述第一D触发器的起始信号输入端与所述起始信号相连接，所述第一D触发器的低电平复位端与低电平复位信号相连接；所述第一D触发器适于提取所述起始信号的上升沿以生成第一输出信号；

第一缓冲器，包括输入端及输出端；所述第一缓冲器的输入端与所述第一D触发器的第一输出端相连接。

作为本发明的边沿提取电路的一种优选方案，所述第二处理模块包括：

第二D触发器，包括电压输入端、截止信号输入端、低电平复位端、第一输出端及第二输出端；所述第二D触发器的电压输入端与所述电源电压相连接，所述第二D触发器的截止信号输入端与所述截止信号相连接，所述第二D触发器的低电平复位端与所述低第一D触发器的第一输出端相连接；所述第二D触发器适于在所述第一D触发器提取到所述起始信号的上升沿之后，提取所述截止信号的上升沿以生成第二输出信号；

第二缓冲器，包括输入端及输出端；所述第二缓冲器的输入端与所述第二D触发器的第一输出端相连接。

作为本发明的边沿提取电路的一种优选方案，所述第三处理模块包括：

第三D触发器，包括电压输入端、时钟信号输入端、低电平复位端、高电平复位端及输出端；所述第三D触发器的电压输入端与所述电源电压相连接，所述第三D触发器的时钟信号输入端与所述时钟信号相连接，所述第三D触发器的低电平复位端与所述第一D触发器的第一输出端相连接，所述第三D触发器的高电平复位端与所述第一D触发器的第二输出端相连接；所述第三D触发器适于在所述第一D触发器提取到所述起始信号的上升沿之后，提取所述时钟信号紧随所述起始信号上升沿之后的上升沿以生成第三输出信号；

第三缓冲器，包括输入端及输出端；所述第三缓冲器的输入端与所述第三D触发器的输出端相连接。

作为本发明的边沿提取电路的一种优选方案，所述第四处理模块包括：

第四D触发器，包括电压输入端、时钟信号输入端、低电平复位端、高电平复位端及输出端；所述第四D触发器的电压输入端与所述电源电压相连接，所述第四D触发器的时钟信号输入端与所述时钟信号相连接，所述第四D触发器的低电平复位端与所述第二D触发器的第一输出端相连接，所述第四D触发器的高电平复位端与所述第二D触发器的第二输出端相连接；所述第四D触发器适于在所述第二D触发器提取到所述截止信号的上升沿之后，提取所述时钟信号紧随所述截止信号上升沿之后的上升沿以生成第四输出信号；

第四缓冲器，包括输入端及输出端；所述第四缓冲器的输入端与所述第四D触发器的输出端相连接。

本发明还提供一种时间数字转换器，所述时间数字转换器包括：

如上述任一方案中所述的边沿提取电路；

第一量化处理模块，包括第一输入端、第二输入端、第三输入端及输出端；所述第一量化处理模块的第一输入端与所述边沿提取电路中的所述第一处理模块的输出端相连接，所述第一量化处理模块的第二输入端与所述边沿提取电路中的所述第二处理模块的输出端相连接，所述第一量化处理模块的第三输入端与所述时钟信号相连接；所述第一量化处理模块适于对所述第一输出信号及所述第二输出信号进行量化处理，以得到[0:Nc]的Nc位的二进制数，其中，Nc为大于1的整数；

第二量化处理模块，包括输入端及输出端，所述第二量化处理模块的输入端与延迟链控制电压、所述边沿提取电路中的所述第一处理模块、所述第二处理模块、所述第三处理模块及所述第四处理模块的输出端相连接，适于分别对所述第一输出信号及所述第二输出信号进行量化处理，并对所述第三输出信号及所述第四输出信号进行采样，以得到两组[0:Na]的Na位的二进制数、对应于首次提取到所述第三输出信号上升沿时刻的第五输出信号及对应于首次提取到所述第四输出信号上升沿时刻的第六输出信号，其中，Na为大于1的整数；并复制所述第三输出信号及所述第四输出信号作为第七输出信号及第八输出信号输出；

第三量化处理模块，包括输入端及输出端，所述第三量化处理模块的输入端与控制电压及所述第二量化处理模块的输出端相连接，适于对所述第五输出信号、所述第六输出信号、所述第七输出信号及所述第八输出信号进行量化处理，以得到两组[0:Nb]的Nb位的二进制数，其中，Nb为大于1的整数；

输出模块，包括输入端及输出端，所述输出模块的输入端与所述第一量化处理模块、所述第二量化处理模块及所述第三量化处理模块的输出端相连接，适于将所述[0:Nc]的Nc位的二进制数、所述[0:Na]的Na位的二进制数及所述[0:Nb]的Nb位的二进制数进行处理以得到[0:N]的N位的二进制数，其中，N为大于1的整数。

作为本发明的时间数字转换器的一种优选方案，所述第一量化处理模块为同步计数器。

作为本发明的时间数字转换器的一种优选方案，所述第二量化处理模块包括：

量化第一处理单元，包括第一输入端、第二输入端、第三输入端、第一输出端、第二输出端及第三输出端，所述量化第一处理单元的第一输入端与所述边沿提取电路中的所述第一处理模块的输出端相连接，所述量化第一处理单元的第二输入端与所述边沿提取电路中的所述第三处理模块的输出端相连接，所述量化第一处理单元的第三输入端与所述延迟链控制电压相连接；所述量化第一处理单元适于对所述第一输出信号进行量化处理，并对所述第三输出信号进行采样，以得到第一组[0:Na]的Na位的二进制数及对应于首次提取到所述第三输出信号上升沿时刻的第五输出信号；并复制所述第三输出信号作为第七输出信号；

量化第二处理单元，包括第一输入端、第二输入端、第三输入端、第一输出端、第二输出端及第三输出端，所述量化第二处理单元的第一输入端与所述边沿提取电路中的所述第二处理模块的输出端相连接，所述量化第二处理单元的第二输入端与所述边沿提取电路中的所述第四处理模块的输出端相连接，所述量化第二处理单元的第三输入端与所述延迟链控制电压相连接；所述量化第二处理单元适于对所述第二输出信号进行量化处理，并对所述第四输出信号进行采样，以得到第二组[0:Na]的Na位的二进制数及对应于首次提取到所述第四输出信号上升沿时刻的第六输出信号；并复制所述第四输出信号作为第八输出信号。

作为本发明的时间数字转换器的一种优选方案，所述量化第一处理单元包括：

第一压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第一压控延迟链的第一输入端与所述边沿提取电路中的所述第一处理模块的输出端相连接，所述第一压控延迟链的第二输入端与所述延链控制电压相连接；所述第一压控延迟链适于将所述第一输出信号进行量化处理，以生成第一多相位时钟信号；

第一检测单元，包括第一输入端、多个第二输入端及多个与所述第二输入端一一对应的输出端，所述第一检测单元的第一输入端与所述边沿提取电路中的所述第三处理模块相连接，所述第一检测单元的第二输入端与所述第一压控延迟链中的输出端一一对应连接；所述第一检测单元适于依据所述第一多相位时钟信号对所述第三输出信号进行采样；

第一信号提取及编码单元，包括输入端、第一输出端、第二输出端及第三输出端，所述第一信号提取及编码单元的输入端与所述第一检测单元的输出端相连接，适于依据所述第一检测单元检测结果生成第一组[0:Na]的Na位的二进制数及对应于首次提取到所述第三输出信号上升沿时刻的第五输出信号；并复制所述第三输出信号作为第七输出信号。

作为本发明的时间数字转换器的一种优选方案，所述第一压控延迟链包括：

第一相位时钟信号生成单元，包括n+1个第一压控延迟单元及n+1个第五缓冲器，其中，n为大于等于1的整数；所述第一压控延迟单元包括第一输入端、第二输入端及输出端，所述第一压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第一压控延迟单元的第二输入端均与所述延迟链控制电压相连接；第一级所述第一压控延迟单元的第一输入端与所述第一输出信号相连接；所述第五缓冲器包括输入端及输出端，所述第五缓冲器的输入端与与其位于同一级的所述第一压控延迟单元的输出端相连接；所述第一相位时钟信号生成单元适于将所述第一输出信号进行量化处理，以生成n+1个相位时钟信号；

第一平衡单元，包括第六缓冲器、第二压控延迟单元及第七缓冲器；所述第六缓冲器的输入端与所述第一输出信号及第一级所述第一压控延迟单元的第一输入端相连接；所述第二压控延迟单元包括第一输入端、第二输入端及输出端，所述第二压控延迟单元的第一输入端与第n+1级所述第一压控延迟单元的输出端相连接，所述第二压控延迟单元的第二输入端与所述延迟链控制电压相连接；所述第七缓冲器的输入端与所述第二压控延迟单元的输出端相连接；所述第一平衡单元适于平衡所述第一相位时钟信号生成单元中各级所述第一压控延迟单元的负载，以使得各级所述第一压控延迟单元之间的延迟时间相同。

作为本发明的时间数字转换器的一种优选方案，所述第一检测单元包括：n+1级第五D触发器；所述第五D触发器包括第一输入端、第二输入端及输出端；各级所述第五D触发器的第一输入端与所述第一压控延迟链的输出端一一对应连接，各级所述第五D触发器的第二输入端均与所述第三输出信号相连接。

作为本发明的时间数字转换器的一种优选方案，所述量化第二处理单元包括：

第二压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第二压控延迟链的第一输入端与所述边沿提取电路中的所述第二处理模块的输出端相连接，所述第二压控延迟链的第二输入端与所述延链控制电压相连接；所述第二压控延迟链适于将所述第二输出信号进行量化处理，以生成第二多相位时钟信号；

第二检测单元，包括第一输入端、多个第二输入端及多个与所述第二输入端一一对应的输出端，所述第二检测单元的第一输入端与所述边沿提取电路中的所述第四处理模块相连接，所述第二检测单元的第二输入端与所述第二压控延迟链中的输出端一一对应连接；所述第二检测单元适于依据所述第二多相位时钟信号对所述第四输出信号进行采样；

第二信号提取及编码单元，包括输入端、第一输出端、第二输出端及第三输出端，所述第二信号提取及编码单元的输入端与所述第二检测单元的输出端相连接，适于依据所述第二检测单元检测结果生成第二组[0:Na]的Na位的二进制数及对应于首次提取到所述第四输出信号上升沿时刻的第六输出信号；并复制所述第四输出信号作为第八输出信号。

作为本发明的时间数字转换器的一种优选方案，所述第二压控延迟链包括：

第二相位时钟信号生成单元，包括n+1个第三压控延迟单元及n+1个第八缓冲器，其中，n为大于等于1的整数；所述第三压控延迟单元包括第一输入端、第二输入端及输出端，所述第三压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第三压控延迟单元的第二输入端均与所述延迟链控制电压相连接；第一级所述第三压控延迟单元的第一输入端与所述第二输出信号相连接；所述第八缓冲器包括输入端及输出端，所述第八缓冲器的输入端与与其位于同一级的所述第三压控延迟单元的输出端相连接；所述第二相位时钟信号生成单元适于将所述第二输出信号进行量化处理，以生成n+1个相位时钟信号；

第二平衡单元，包括第九缓冲器、第四压控延迟单元及第十缓冲器；所述第九缓冲器的输入端与所述第二输出信号及第一级所述第三压控延迟单元的第一输入端相连接；所述第四压控延迟单元包括第一输入端、第二输入端及输出端，所述第四压控延迟单元的第一输入端与第n+1级所述第三压控延迟单元的输出端相连接，所述第四压控延迟单元的第二输入端与所述延迟链控制电压相连接；所述第十缓冲器的输入端与所述第四压控延迟单元的输出端相连接；所述第二平衡单元适于平衡所述第二相位时钟信号生成单元中各级所述第三压控延迟单元的负载，以使得各级所述第三压控延迟单元之间的延迟时间相同。

作为本发明的时间数字转换器的一种优选方案，所述第二检测单元包括：n+1级第六D触发器；所述第六D触发器包括第一输入端、第二输入端及输出端；各级所述第六D触发器的第一输入端与所述第二压控延迟链的输出端一一对应连接，各级所述第六D触发器的第二输入端均与所述第四输出信号相连接。

作为本发明的时间数字转换器的一种优选方案，所述第三量化处理模块包括：

量化第三处理单元，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述量化第三处理单元的第一输入端与所述量化第一处理单元的第一输出端相连接，所述量化第三处理单元的第二输入端与所述量化第一处理单元的第二输出端相连接，所述量化第三处理单元的第三输入端与第一控制电压相连接，所述量化第三处理单元的第四输入端与第二控制电压相连接；所述量化第三处理单元适于对所述第五输出信号及所述第七输出信号进行量化处理，以得到第一组[0:Nb]的Nb位的二进制数；

量化第四处理单元，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述量化第四处理单元的第一输入端与所述量化第二处理单元的第一输出端相连接，所述量化第四处理单元的第二输入端与所述量化第二处理单元的第二输出端相连接，所述量化第四处理单元第三输入端与所述第一控制电压相连接，所述量化第四处理单元的第四输入端与所述第二控制电压相连接；所述量化第四处理单元适于对所述第六输出信号及所述第八输出信号进行量化处理，以得到第二组[0:Nb]的Nb位的二进制数。

作为本发明的时间数字转换器的一种优选方案，所述量化第三处理单元包括：

第一快速压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第一快速压控延迟链的第一输入端与所述量化第一处理单元的第二输出端相连接，所述第一快速压控延迟链的第二输入端与所述第一控制电压相连接；所述第一快速压控延迟链适于将所述第七输出信号进行量化处理，以生成第三多相位时钟信号；

第一慢速压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第一慢速压控延迟链的第一输入端与所述量化第一处理单元的第一输出端相连接，所述第一慢速压控延迟链的第二输入端与所述第二控制电压相连接；所述第一慢速压控延迟链适于将所述第五输出信号进行量化处理，以生成第四多相位时钟信号；

第三检测单元，包括多个第一输入端、多个第二输入端及多个输出端，所述第三检测单元的第一输入端与所述第一快速压控延迟链的输出端相连接，所述第三检测单元的第二输入端与所述第一慢速压控延迟链的输出端相连接；所述第三检测单元适于将所述第五输出信号与所述第七输出信号的相位进行比较，并依据比较结果生成第一组[0:Nb]的Nb位的二进制数；

第三信号提取及编码单元，包括输入端及输出端，所述第三信号提取及编码单元的输入端与所述第三检测单元的输出端相连接，适于依据所述第三检测单元检测结果生成第一组[0:Nb]的Nb位的二进制数。

作为本发明的时间数字转换器的一种优选方案，所述第一快速压控延迟链包括：

第三相位时钟信号生成单元，包括n+1个第一快速压控延迟单元及n+1个第十一缓冲器，其中，n为大于等于1的整数；所述第一快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第一快速压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第一快速压控延迟单元的第二输入端均与所述第一控制电压相连接；第一级所述第一快速压控延迟单元的第一输入端与所述第七输出信号相连接；所述第十一缓冲器包括输入端及输出端，所述第十一缓冲器的输入端与与其位于同一级的所述第一快速压控延迟单元的输出端相连接；所述第三相位时钟信号生成单元适于将所述第七输出信号进行量化处理，以生成n+1个相位时钟信号；

第三平衡单元，包括第十二缓冲器、第二快速压控延迟单元及第十三缓冲器；所述第十二缓冲器的输入端与所述第七输出信号及第一级所述第一快速压控延迟单元的第一输入端相连接；所述第二快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第二快速压控延迟单元的第一输入端与第n+1级所述第一快速压控延迟单元的输出端相连接，所述第二快速压控延迟单元的第二输入端与所述第一控制电压相连接；所述第十三缓冲器的输入端与所述第二快速压控延迟单元的输出端相连接；所述第三平衡单元适于平衡所述第三相位时钟信号生成单元中各级所述第一快速压控延迟单元的负载，以使得各级所述第一快速压控延迟单元之间的延迟时间相同。

作为本发明的时间数字转换电路的一种优选方案，所述第一慢速压控延迟链包括：

第四相位时钟信号生成单元，包括n+1个第一慢速压控延迟单元及n+1个第十四缓冲器，其中，n为大于等于1的整数；所述第一慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第一慢速压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第一慢速压控延迟单元的第二输入端均与所述第二控制电压相连接；第一级所述第一慢速压控延迟单元的第一输入端与所述第五输出信号相连接；所述第十四缓冲器包括输入端及输出端，所述第十四缓冲器的输入端与与其位于同一级的所述第一慢速压控延迟单元的输出端相连接；所述第四相位时钟信号生成单元适于将所述第五输出信号进行量化处理，以生成n+1个相位时钟信号；

第四平衡单元，包括第十五缓冲器、第二慢速压控延迟单元及第十六缓冲器；所述第十五缓冲器的输入端与所述第五输出信号及第一级所述第一慢速压控延迟单元的第一输入端相连接；所述第二慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第二慢速压控延迟单元的第一输入端与第n+1级所述第一慢速压控延迟单元的输出端相连接，所述第二慢速压控延迟单元的第二输入端与所述第二控制电压相连接；所述第十六缓冲器的输入端与所述第二慢速压控延迟单元的输出端相连接；所述第四平衡单元适于平衡所述第四相位时钟信号生成单元中各级所述第一慢速压控延迟单元的负载，以使得各级所述第一慢速压控延迟单元之间的延迟时间相同。

作为本发明的时间数字转换电路的一种优选方案，所述第三检测单元包括：n+1级第一相位比较器；所述第一相位比较器包括第一输入端、第二输入端及输出端；各级所述第一相位比较器的第一输入端与所述第一快速压控延迟链的输出端一一对应连接，各级所述第一相位比较器的第二输入端与所述第一慢速压控延迟链的输出端一一对应连接。

作为本发明的时间数字转换电路的一种优选方案，所述量化第四处理单元包括：

第二快速压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第二快速压控延迟链的第一输入端与所述量化第二处理单元的第二输出端相连接，所述第二快速压控延迟链的第二输入端与所述第一控制电压相连接；所述第二快速压控延迟链适于将所述第八输出信号进行量化处理，以生成第五多相位时钟信号；

第二慢速压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第二慢速压控延迟链的第一输入端与所述量化第二处理单元的第一输出端相连接，所述第二慢速压控延迟链的第二输入端与所述第二控制电压相连接；所述第二慢速压控延迟链适于将所述第六输出信号进行量化处理，以生成第六多相位时钟信号；

第四检测单元，包括多个第一输入端、多个第二输入端及多个输出端，所述第四检测单元的第一输入端与所述第一快速压控延迟链的输出端相连接，所述第四检测单元的第二输入端与所述第一慢速压控延迟链的输出端相连接；所述第四检测单元适于将所述第六输出信号与所述第八输出信号的相位进行比较，并依据比较结果生成第二组[0:Nb]的Nb位的二进制数；

第四信号提取及编码单元，包括输入端及输出端，所述第四信号提取及编码单元的输入端与所述第四检测单元的输出端相连接，适于依据所述第四检测单元检测结果生成第二组[0:Nb]的Nb位的二进制数。

作为本发明的时间数字转换器的一种优选方案，所述第二快速压控延迟链包括：

第五相位时钟信号生成单元，包括n+1个第三快速压控延迟单元及n+1个第十七缓冲器，其中，n为大于等于1的整数；所述第三快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第三快速压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第三快速压控延迟单元的第二输入端均与所述第一控制电压相连接；第一级所述第三快速压控延迟单元的第一输入端与所述第八输出信号相连接；所述第十七缓冲器包括输入端及输出端，所述第十七缓冲器的输入端与与其位于同一级的所述第三快速压控延迟单元的输出端相连接；所述第五相位时钟信号生成单元适于将所述第八输出信号进行量化处理，以生成n+1个相位时钟信号；

第五平衡单元，包括第十八缓冲器、第四快速压控延迟单元及第十九缓冲器；所述第十八缓冲器的输入端与所述第八输出信号及第一级所述第三快速压控延迟单元的第一输入端相连接；所述第四快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第四快速压控延迟单元的第一输入端与第n+1级所述第三快速压控延迟单元的输出端相连接，所述第四快速压控延迟单元的第二输入端与所述第一控制电压相连接；所述第十九缓冲器的输入端与所述第四快速压控延迟单元的输出端相连接；所述第五平衡单元适于平衡所述第五相位时钟信号生成单元中各级所述第三快速压控延迟单元的负载，以使得各级所述第三快速压控延迟单元之间的延迟时间相同。

作为本发明的时间数字转换器的一种优选方案，所述第二慢速压控延迟链包括：

第六相位时钟信号生成单元，包括n+1个第三慢速压控延迟单元及n+1个第二十缓冲器，其中，n为大于等于1的整数；所述第三慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第三慢速压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第三慢速压控延迟单元的第二输入端均与所述第二控制电压相连接；第一级所述第三慢速压控延迟单元的第一输入端与所述第六输出信号相连接；所述第二十缓冲器包括输入端及输出端，所述第二十缓冲器的输入端与与其位于同一级的所述第三慢速压控延迟单元的输出端相连接；所述第六相位时钟信号生成单元适于将所述第六输出信号进行量化处理，以生成n+1个相位时钟信号；

第六平衡单元，包括第二十一缓冲器、第四慢速压控延迟单元及第二十二缓冲器；所述第二十一缓冲器的输入端与所述第六输出信号及第一级所述第三慢速压控延迟单元的第一输入端相连接；所述第四慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第四慢速压控延迟单元的第一输入端与第n+1级所述第三慢速压控延迟单元的输出端相连接，所述第四慢速压控延迟单元的第二输入端与所述第二控制电压相连接；所述第二十二缓冲器的输入端与所述第四慢速压控延迟单元的输出端相连接；所述第六平衡单元适于平衡所述第六相位时钟信号生成单元中各级所述第三慢速压控延迟单元的负载，以使得各级所述第三慢速压控延迟单元之间的延迟时间相同。

作为本发明的时间数字转换器的一种优选方案，所述第四检测单元包括：n+1级第二相位比较器；所述第二相位比较器包括第一输入端、第二输入端及输出端；各级所述第二相位比较器的第一输入端与所述第三快速压控延迟链的输出端一一对应连接，各级所述第二相位比较器的第二输入端与所述第三慢速压控延迟链的输出端一一对应连接。

作为本发明的时间数字转换器的一种优选方案，还包括：

双链延迟锁定环，包括输入端、第一输出端及第二输出端；所述双链延迟锁定环的输入端与所述时钟信号相连接，适于依据所述时钟信号生成第一控制电压及第二控制电压；

延迟锁定环，包括输入端及输出端；所述延迟锁定环的输入端与所述时钟信号相连接，适于依据所述时钟信号生成所述延迟链控制电压。

如上所述，本发明的边沿提取电路及时间数字转换器，具有以下有益效果：

本发明的边沿提取电路通过起始信号控制截止信号上升沿信号的提取，能够选择出有效的起始信号上升沿和截止信号上升沿，起始信号到来之前截止信号不会进入后续电路中，避免造成电路不必要的工作，从而节省电路的开销；

本发明的时间数字转换器可以有效地提取起始信号、截止信号及与它们对应的时钟信号的上升沿，在第二量化处理模块中只发生一次从0到1的翻转，很大程度上减少了功耗；同时，本发明的时间数字转换器不需要相邻信号提取电路，从而减小了整个时间数字转换器的面积及功耗。

附图说明

图1显示为现有技术中的三段式时间数字转换器的电路框图。

图2显示为现有技术中的三段式时间数字转换器中基于多相时钟的START采样时序图。

图3显示为本发明实施例一中提供的边沿提取电路的电路框图。

图4显示为本发明实施例一中提供的边沿提取电路的时序图。

图5显示为本发明实施例二中提供的时间数字转换器的电路图。

图6显示为本发明实施例二中提供的时间数字转换器中的第二量化处理模块的量化第一处理单元的电路框图。

图7显示为本发明实施例二中提供的时间数字转换器中的第二量化处理模块的量化第二处理单元的电路框图。

图8显示为本发明实施例二中提供的时间数字转换器中的第三量化处理模块的量化第三处理单元的电路框图。

图9显示为本发明实施例二中提供的时间数字转换器中的第三量化处理模块的量化第四处理单元的电路框图。

图10显示为本发明实施例二中提供的时间数字转换器的时序图。

元件标号说明

1 边沿提取电路

11 第一处理模块

111 第一D触发器

112 第一缓冲器

12 第二处理模块

121 第二D触发器

122 第二缓冲器

13 第三处理模块

131 第三D触发器

132 第三缓冲器

14 第四处理模块

141 第四D触发器

142 第四缓冲器

2 第一量化处理模块

3 第二量化处理模块

31 量化第一处理单元

311 第一压控延迟链

3111 第一相位时钟信号生成单元

31111 第一压控延迟单元

31112 第五缓冲器

3112 第六缓冲器

3113 第二压控延迟单元

3114 第七缓冲器

312 第一检测单元

3121 第五D触发器

313 第一信号提取及编码单元

32 量化第二处理单元

321 第二压控延迟链

3211 第二相位时钟信号生成单元

32111 第三压控延迟单元

32112 第八缓冲器

3212 第九缓冲器

3213 第四压控延迟单元

3214 第十缓冲器

322 第二检测单元

3221 第六D触发器

323 第二信号提取及编码单元

4 第三量化处理模块

41 量化第三处理单元

411 第一快速压控延迟链

4111 第三相位时钟信号生成单元

41111 第一快速压控延迟单元

41112 第十一缓冲器

4112 第十二缓冲器

4113 第二快速压控延迟单元

4114 第十三缓冲器

412 第一慢速压控延迟链

4121 第四相位时钟信号生成单元

41211 第一慢速压控延迟单元

41212 第十四缓冲器

4122 第十五缓冲器

4123 第二慢速压控延迟单元

4124 第十六缓冲器

413 第三检测单元

4131 第一相位比较器

414 第三信号提取及编码单元

42 量化第四处理单元

421 第二快速压控延迟链

4211 第五相位时钟信号生成单元

42111 第三快速压控延迟单元

42112 第十七缓冲器

4212 第十八缓冲器

4213 第四快速压控延迟单元

4214 第十九缓冲器

422 第二慢速压控延迟链

4221 第六相位时钟信号生成单元

42211 第三慢速压控延迟单元

42212 第二十缓冲器

4222 第二十一缓冲器

4223 第四慢速压控延迟单元

4224 第二十二缓冲器

423 第四检测单元

4231 第二相位比较器

424 第四信号提取及编码单元

5 输出模块

6 双链延迟锁定环

7 延迟锁定环

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

请参阅图3，本发明提供一种边沿提取电路1，所述边沿提取电路1包括：第一处理模块11，所述第一处理模块11与起始信号Start相连接，适于提取所述起始信号Start的上升沿以生成第一输出信号Start_Intp1；第二处理模块12，所述第二处理模块12与所述第一处理模块11及截止信号Stop相连接，适于在所述第一处理模块11提取到所述起始信号Start的上升沿之后，提取所述截止信号Stop的上升沿以生成第二输出信号Stop_Intp1；第三处理模块13，所述第三处理模块13与所述第一处理模块11及时钟信号CLK相连接，适于在所述第一处理模块11提取到所述起始信号Start的上升沿之后，提取所述时钟信号CLK紧随所述起始信号Start上升沿之后的上升沿以生成第三输出信号CLK_Start_Intp1；第四处理模块14，所述第四处理模块14与所述第二处理模块12及所述时钟信号CLK相连接，适于在所述第二处理模块12提取到所述截止信号Stop的上升沿之后，提取所述时钟信号CLK紧随所述起始信号Stop上升沿之后的上升沿以生成第四输出信号CLK_Stop_Intp1。

作为示例，所述第一处理模块11包括：第一D触发器111，所述第一D触发器111包括电压输入端D、起始信号输入端CLK、低电平复位端Rp、第一输出端Q及第二输出端Qn；所述第一D触发器111的电压输入端D与电源电压VDD相连接，所述第一D触发器111的起始信号输入端CLK与所述起始信号Start相连接，所述第一D触发器111的低电平复位端Rp与低电平复位信号Rp相连接；所述第一D触发器111适于提取所述起始信号Start的上升沿以生成第一输出信号Start_Intp1；第一缓冲器112，所述第一缓冲器112包括输入端及输出端；所述第一缓冲器112的输入端与所述第一D触发器111的第一输出端Q相连接。

作为示例，所述第二处理模块12包括：第二D触发器121，所述第二D触发器121包括电压输入端D、截止信号输入端CLK、低电平复位端Rp、第一输出端Q及第二输出端Qn；所述第二D触发器121的电压输入端D与所述电源电压VDD相连接，所述第二D触发器121的截止信号输入端CLK与所述截止信号Stop相连接，所述第二D触发器121的低电平复位端Rp与所述低第一D触发器111的第一输出端Q相连接；所述第二D触发器121适于在所述第一D触发器111提取到所述起始信号Start的上升沿之后，提取所述截止信号Stop的上升沿以生成第二输出信号Stop_Intp1；第二缓冲器122，所述第二缓冲器122包括输入端及输出端；所述第二缓冲器122的输入端与所述第二D触发器121的第一输出端Q相连接。

作为示例，所述第三处理模块13包括：第三D触发器131，所述第三D触发器131包括电压输入端D、时钟信号输入端CLK、低电平复位端Rp、高电平复位端Rn及输出端Q；所述第三D触发器131的电压输入端D与所述电源电压VDD相连接，所述第三D触发器131的时钟信号输入端CLK与所述时钟信号CLK相连接，所述第三D触发器131的低电平复位端Rp与所述第一D触发器111的第一输出端Q相连接，所述第三D触发器131的高电平复位端Rn与所述第一D触发器111的第二输出端Qn相连接；所述第三D触发器131适于在所述第一D触发器111提取到所述起始信号Start的上升沿之后，提取所述时钟信号CLK紧随所述起始信号Start上升沿之后的上升沿以生成第三输出信号CLK_Start_Intp1；第三缓冲器132，所述第三缓冲器132包括输入端及输出端；所述第三缓冲器132的输入端与所述第三D触发器131的输出端Q相连接。

作为示例，所述第四处理模块14包括：第四D触发器141，所述第四D触发器141包括电压输入端D、时钟信号输入端CLK、低电平复位端Rp、高电平复位端Rn及输出端Q；所述第四D触发器141的电压输入端D与所述电源电压VDD相连接，所述第四D触发器141的时钟信号输入端CLK与所述时钟信号CLK相连接，所述第四D触发器141的低电平复位端Rp与所述第二D触发器121的第一输出端Q相连接，所述第四D触发器141的高电平复位端Rn与所述第二D触发器121的第二输出端Qn相连接；所述第四D触发器141适于在所述第二D触发器121提取到所述截止信号Stop的上升沿之后，提取所述时钟信号CLK紧随所述截止信号Stop上升沿之后的上升沿以生成第四输出信号CLK_Stop_Intp1；第四缓冲器142，所述第四缓冲器142包括输入端及输出端；所述第四缓冲器142的输入端与所述第四D触发器141的输出端Q相连接。

本发明的所述边沿提取电路中，将所述第二D触发器121的低电平复位端Rp与所述第一D触发器111的第一输出端Q相连接，这样连接的目的在于用所述起始信号Start来控制所述截止信号Stop的上升沿的提取，具体来说，就是在所述起始信号Start上升沿未到来之前，其所对应的所述第一D触发器111的第一输出端Q会保持在低电平，从而使得所述截止信号Stop输入的所述第二D触发器121保持在复位状态，而不管所述截止信号Stop是否有上升沿到来，避免造成电路不必要的工作，从而节省电路的开销。图4为所述边沿提取电路1的时序图，由图4亦可以看出本发明的所述边沿提取电路具有上述功能。

实施例二

请参阅图5，本发明还提供一种时间数字转换器，所述时间数字转换器包括：如实施例一中所述边沿提取电路1，所述边沿提取电路1的具体结构请参阅实施例一，此处不再累述；第一量化处理模块2，所述第一量化处理模块2包括第一输入端、第二输入端、第三输入端及输出端；所述第一量化处理模块2的第一输入端与所述边沿提取电路1中的所述第一处理模块11的输出端相连接，所述第一量化处理模块2的第二输入端与所述边沿提取电路1中的所述第二处理模块12的输出端相连接，所述第一量化处理模块2的第三输入端与所述时钟信号CLK相连接；所述第一量化处理模块2适于对所述第一输出信号Start_Intp1及所述第二输出信号Stop_Intp1进行量化处理，以得到[0:Nc]的Nc位的二进制数，其中，Nc为大于1的整数；第二量化处理模块3，所述第二量化处理模块3包括输入端及输出端，所述第二量化处理模块3的输入端与延迟链控制电压VC、所述边沿提取电路1中的所述第一处理模块11、所述第二处理模块12、所述第三处理模块13及所述第四处理模块14的输出端相连接，适于分别对所述第一输出信号Start_Intp1及所述第二输出信号Stop_Intp1进行量化处理，并对所述第三输出信号CLK_Start_Intp1及所述第四输出信号CLK_Stop_Intp1进行采样，以得到两组[0:Na]的Na位的二进制数、对应于首次提取到所述第三输出信号CLK_Start_Intp1上升沿时刻的第五输出信号Start_Intp2及对应于首次提取到所述第四输出信号CLK_Stop_Intp1上升沿时刻的第六输出信号Stop_Intp2，其中，Na为大于1的整数；并复制所述第三输出信号CLK_Start_Intp1及所述第四输出信号CLK_Stop_Intp1作为第七输出信号CLK_Start_Intp2及第八输出信号CLK_Stop_Intp2输出；第三量化处理模块4，所述第三量化处理模块4包括输入端及输出端，所述第三量化处理模块4的输入端与控制电压VCF及VCS及所述第二量化处理模块3的输出端相连接，适于对所述第五输出信号Start_Intp2、所述第六输出信号Stop_Intp2、所述第七输出信号CLK_Start_Intp2及所述第八输出信号CLK_Stop_Intp2进行量化处理，以得到两组[0:Nb]的Nb位的二进制数，其中，Nb为大于1的整数；输出模块5，所述输出模块5包括输入端及输出端，所述输出模块5的输入端与所述第一量化处理模块2、所述第二量化处理模块3及所述第三量化处理模块4的输出端相连接，适于将所述[0:Nc]的Nc位的二进制数、所述[0:Na]的Na位的二进制数及所述[0:Nb]的Nb位的二进制数进行处理以得到[0:N]的N位的二进制数，其中，N为大于1的整数。

作为示例，所述第一量化处理模块2可以为同步计数器。

作为示例，所述第二量化处理模块3包括：量化第一处理单元31，所述量化第一处理单元31包括第一输入端、第二输入端、第三输入端、第一输出端、第二输出端及第三输出端，所述量化第一处理单元31的第一输入端与所述边沿提取电路1中的所述第一处理模块11的输出端相连接，所述量化第一处理单元31的第二输入端与所述边沿提取电路1中的所述第三处理模块13的输出端相连接，所述量化第一处理单元31的第三输入端与所述延迟链控制电压VC相连接；所述量化第一处理单元31适于对所述第一输出信号Start_Intp1进行量化处理，并对所述第三输出信号CLK_Start_Intp1进行采样，以得到第一组[0:Na]的Na位的二进制数及对应于首次提取到所述第三输出信号CLK_Start_Intp1上升沿时刻的第五输出信号Start_Intp2；并复制所述第三输出信号CLK_Start_Intp1作为第七输出信号CLK_Start_Intp2；量化第二处理单元32，所述量化第二处理单元32包括第一输入端、第二输入端、第三输入端、第一输出端、第二输出端及第三输出端，所述量化第二处理单元32的第一输入端与所述边沿提取电路1中的所述第二处理模块12的输出端相连接，所述量化第二处理单元32的第二输入端与所述边沿提取电路1中的所述第四处理模块14的输出端相连接，所述量化第二处理单元32的第三输入端与所述延迟链控制电压VC相连接；所述量化第二处理单元32适于对所述第二输出信号Stop_Intp1进行量化处理，并对所述第四输出信号CLK_Stop_Intp1进行采样，以得到第二组[0:Na]的Na位的二进制数及对应于首次提取到所述第四输出信号CLK_Stop_Intp1上升沿时刻的第六输出信号Stop_Intp2；并复制所述第四输出信号作为第八输出信号CLK_Stop_Intp2。

作为示例，请参阅图6，所述量化第一处理单元31包括：第一压控延迟链311，所述第一压控延迟链311包括第一输入端、第二输入端及多个输出端，所述第一压控延迟链311的第一输入端与所述边沿提取电路1中的所述第一处理模块11的输出端相连接(即所述第一压控延迟链311的第一输入端接入所述第一输出信号Start_Intp1)，所述第一压控延迟链311的第二输入端与所述延链控制电压VC相连接；所述第一压控延迟链311适于将所述第一输出信号Start_Intp1进行量化处理，以生成第一多相位时钟信号；第一检测单元312，所述第一检测单元312包括第一输入端、多个第二输入端及多个与所述第二输入端一一对应的输出端，所述第一检测单元312的第一输入端与所述边沿提取电路1中的所述第三处理模块13相连接(即所述第一检测单元312的第一输入端接入所述第三输出信号CLK_Start_Intp1)，所述第一检测单元312的第二输入端与所述第一压控延迟链311中的输出端一一对应连接；所述第一检测单元312适于依据所述第一多相位时钟信号对所述第三输出信号CLK_Start_Intp1进行采样；第一信号提取及编码单元313，所述第一信号提取及编码单元313包括输入端、第一输出端、第二输出端及第三输出端，所述第一信号提取及编码单元313的输入端与所述第一检测单元312的输出端相连接，适于依据所述第一检测单元312检测结果生成第一组[0:Na]的Na位的二进制数及对应于首次提取到所述第三输出信号CLK_Start_Intp1上升沿时刻的第五输出信号Start_Intp1；并复制所述第三输出信号CLK_Start_Intp1作为第七输出信号CLK_Start_Intp2。

作为示例，所述第一压控延迟链311包括：第一相位时钟信号生成单元3111，所述第一相位时钟信号生成单元3111包括n+1个第一压控延迟单元31111及n+1个第五缓冲器31112，其中，n为大于等于1的整数；所述第一压控延迟单元31111包括第一输入端、第二输入端及输出端，所述第一压控延迟单元31111依据所述第一输入端及所述输出端依次串接，且所述第一压控延迟单元31111的第二输入端均与所述延迟链控制电压VC相连接；第一级所述第一压控延迟单元31111的第一输入端与所述第一输出信号Start_Intp1相连接；所述第五缓冲器31112包括输入端及输出端，所述第五缓冲器31112的输入端与与其位于同一级的所述第一压控延迟单元31111的输出端相连接；所述第一相位时钟信号生成单元3111适于将所述第一输出信号Start_Intp1进行量化处理，以生成n+1个相位时钟信号CLK[0]、CLK[1]….CLK[n-1]及CLK[n]；第一平衡单元，所述第一平衡单元包括第六缓冲器3112、第二压控延迟单元3113及第七缓冲器3114；所述第六缓冲器3112的输入端与所述第一输出信号Start_Intp1及第一级所述第一压控延迟单元31111的第一输入端相连接；所述第二压控延迟单元3113包括第一输入端、第二输入端及输出端，所述第二压控延迟单元3113的第一输入端与第n+1级所述第一压控延迟单元31111的输出端相连接，所述第二压控延迟单元3113的第二输入端与所述延迟链控制电压VC相连接；所述第七缓冲器3114的输入端与所述第二压控延迟单元3113的输出端相连接；所述第一平衡单元适于平衡所述第一相位时钟信号生成单元3111中各级所述第一压控延迟单元31111的负载，以使得各级所述第一压控延迟单元31111之间的延迟时间相同。

作为示例，所述第一检测单元312包括n+1级第五D触发器3121；所述第五D触发器3121包括第一输入端、第二输入端及输出端Q；各级所述第五D触发器3121的第一输入端与所述第一压控延迟链311的输出端一一对应连接，各级所述第五D触发器3121的第二输入端均与所述第三输出信号CLK_Start_Intp1相连接。

作为示例，请参阅图7，所述量化第二处理单元32包括：第二压控延迟链321，所述第二压控延迟链321包括第一输入端、第二输入端及多个输出端，所述第二压控延迟链321的第一输入端与所述边沿提取电路1中的所述第二处理模块12的输出端相连接(即所述第二压控延迟链321的第一输入端接入所述第二输出信号Stop_Intp1)，所述第二压控延迟链321的第二输入端与所述延链控制电压VC相连接；所述第二压控延迟链321适于将所述第二输出信号Stop_Intp1进行量化处理，以生成第二多相位时钟信号；第二检测单元322，所述第二检测单元322包括第一输入端、多个第二输入端及多个与所述第二输入端一一对应的输出端，所述第二检测单元322的第一输入端与所述边沿提取电路1中的所述第四处理模块14相连接(即所述第二检测单元322的第一输入端接入所述第四输出信号CLK_Stop_Intp1)，所述第二检测单元322的第二输入端与所述第二压控延迟链321中的输出端一一对应连接；所述第二检测单元322适于依据所述第二多相位时钟信号对所述第四输出信号CLK_Stop_Intp1进行采样；第二信号提取及编码单元323，所述第二信号提取及编码单元323包括输入端、第一输出端、第二输出端及第三输出端，所述第二信号提取及编码单元323的输入端与所述第二检测单元322的输出端相连接，适于依据所述第二检测单元322检测结果生成第二组[0:Na]的Na位的二进制数及对应于首次提取到所述第四输出信号CLK_Stop_Intp1上升沿时刻的第六输出信号Stop_Intp2；并复制所述第四输出信号CLK_Stop_Intp1作为第八输出信号CLK_Stop_Intp2。

作为示例，所述第二压控延迟链321包括：第二相位时钟信号生成单元3211，所述第二相位时钟信号生成单元3211包括n+1个第三压控延迟单元32111及n+1个第八缓冲器32112，其中，n为大于等于1的整数；所述第三压控延迟单元32111包括第一输入端、第二输入端及输出端，所述第三压控延迟单元32111依据所述第一输入端及所述输出端依次串接，且所述第三压控延迟单元32111的第二输入端均与所述延迟链控制电压VC相连接；第一级所述第三压控延迟单元32111的第一输入端与所述第二输出信号Stop_Intp1相连接；所述第八缓冲器32112包括输入端及输出端，所述第八缓冲器32112的输入端与与其位于同一级的所述第三压控延迟单元32111的输出端相连接；所述第二相位时钟信号生成单元3211适于将所述第二输出信号进行量化处理，以生成n+1个相位时钟信号CLK[0]、CLK[1]….CLK[n-1]及CLK[n]；第二平衡单元，所述第二平衡单元包括第九缓冲器3212、第四压控延迟单元3213及第十缓冲器3214；所述第九缓冲器3212的输入端与所述第二输出信号Stop_Intp1及第一级所述第三压控延迟单元32111的第一输入端相连接；所述第四压控延迟单元3213包括第一输入端、第二输入端及输出端，所述第四压控延迟单元3213的第一输入端与第n+1级所述第三压控延迟单元32111的输出端相连接，所述第四压控延迟单元3213的第二输入端与所述延迟链控制电压VC相连接；所述第十缓冲器3214的输入端与所述第四压控延迟单元3213的输出端相连接；所述第二平衡单元适于平衡所述第二相位时钟信号生成单元3211中各级所述第三压控延迟单元32111的负载，以使得各级所述第三压控延迟单元32111之间的延迟时间相同。

作为示例，所述第二检测单元322包括n+1级第六D触发器3221；所述第六D触发器3221包括第一输入端、第二输入端及输出端Q；各级所述第六D触发器3221的第一输入端与所述第二压控延迟链32111的输出端一一对应连接，各级所述第六D触发器3221的第二输入端均与所述第四输出信号CLK_Stop_Intp1相连接。

作为示例，请继续参阅图5，所述第三量化处理模块4包括：量化第三处理单元41，所述量化第三处理单元41包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述量化第三处理单元41的第一输入端与所述量化第一处理单元31的第一输出端相连接，所述量化第三处理单元41的第二输入端与所述量化第一处理单元31的第二输出端相连接，所述量化第三处理单元41的第三输入端与第一控制电压VCF相连接，所述量化第三处理单元41的第四输入端与第二控制电压VCS相连接；所述量化第三处理单元41适于对所述第五输出信号Start_Intp2及所述第七输出信号CLK_Start_Intp2进行量化处理，以得到第一组[0:Nb]的Nb位的二进制数；量化第四处理单元42，所述量化第四处理单元42包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述量化第四处理单元42的第一输入端与所述量化第二处理单元32的第一输出端相连接，所述量化第四处理单元42的第二输入端与所述量化第二处理单元32的第二输出端相连接，所述量化第四处理单元42第三输入端与所述第一控制电压VCF相连接，所述量化第四处理单元42的第四输入端与所述第二控制电压VCS相连接；所述量化第四处理单元42适于对所述第六输出信号Stop_Intp2及所述第八输出信号CLK_Stop_Intp2进行量化处理，以得到第二组[0:Nb]的Nb位的二进制数。

作为示例，请参阅图8，所述量化第三处理单元41包括：第一快速压控延迟链411，所述第一快速压控延迟链411包括第一输入端、第二输入端及多个输出端，所述第一快速压控延迟链411的第一输入端与所述量化第一处理单元31的第二输出端相连接，所述第一快速压控延迟链411的第二输入端与所述第一控制电压VCF相连接；所述第一快速压控延迟链411适于将所述第七输出信号CLK_Start_Intp2进行量化处理，以生成第三多相位时钟信号；第一慢速压控延迟链412，所述第一慢速压控延迟链412包括第一输入端、第二输入端及多个输出端，所述第一慢速压控延迟链412的第一输入端与所述量化第一处理单元31的第一输出端相连接，所述第一慢速压控延迟链412的第二输入端与所述第二控制电压VCS相连接；所述第一慢速压控延迟链412适于将所述第五输出信号Start_Intp2进行量化处理，以生成第四多相位时钟信号；第三检测单元413，所述第三检测单元413包括多个第一输入端、多个第二输入端及多个输出端，所述第三检测单元413的第一输入端与所述第一快速压控延迟链411的输出端相连接，所述第三检测单元413的第二输入端与所述第一慢速压控延迟链412的输出端相连接；所述第三检测单元413适于将所述第五输出信号Start_Intp2与所述第七输出信号CLK_Start_Intp2的相位进行比较，并依据比较结果生成第一组[0:Nb]的Nb位的二进制数；第三信号提取及编码单元414，所述第三信号提取及编码单元414包括输入端及输出端，所述第三信号提取及编码单元414的输入端与所述第三检测单元413的输出端相连接，适于依据所述第三检测单元413检测结果生成第一组[0:Nb]的Nb位的二进制数。

作为示例，所述第一快速压控延迟链包括：第三相位时钟信号生成单元4111，所述第三相位时钟信号生成单元包括n+1个第一快速压控延迟单元41111及n+1个第十一缓冲器41112，其中，n为大于等于1的整数；所述第一快速压控延迟单元41111包括第一输入端、第二输入端及输出端，所述第一快速压控延迟单元41111依据所述第一输入端及所述输出端依次串接，且所述第一快速压控延迟单元41111的第二输入端均与所述第一控制电压VCF相连接；第一级所述第一快速压控延迟单元41111的第一输入端与所述第七输出信号CLK_Start_Intp2相连接；所述第十一缓冲器41112包括输入端及输出端，所述第十一缓冲器41112的输入端与与其位于同一级的所述第一快速压控延迟单元41111的输出端相连接；所述第三相位时钟信号生成单元4111适于将所述第七输出信号CLK_Start_Intp2进行量化处理，以生成n+1个相位时钟信号CLK_F[0]、CLK_F[1]….CLK_F[n-1]及CLK_F[n]；第三平衡单元，所述第三平衡单元包括第十二缓冲器4112、第二快速压控延迟单元4113及第十三缓冲器4114；所述第十二缓冲器4112的输入端与所述第七输出信号CLK_Start_Intp2及第一级所述第一快速压控延迟单元41111的第一输入端相连接；所述第二快速压控延迟单元4113包括第一输入端、第二输入端及输出端，所述第二快速压控延迟单元4113的第一输入端与第n+1级所述第一快速压控延迟单元41111的输出端相连接，所述第二快速压控延迟单元4113的第二输入端与所述第一控制电压VCF相连接；所述第十三缓冲器4114的输入端与所述第二快速压控延迟单元4113的输出端相连接；所述第三平衡单元适于平衡所述第三相位时钟信号生成单元4111中各级所述第一快速压控延迟单元41111的负载，以使得各级所述第一快速压控延迟单元41111之间的延迟时间相同。

作为示例，所述第一慢速压控延迟链412包括：第四相位时钟信号生成单元4121，所述第四相位时钟信号生成单元4121包括n+1个第一慢速压控延迟单元41211及n+1个第十四缓冲器41212，其中，n为大于等于1的整数；所述第一慢速压控延迟单元41211包括第一输入端、第二输入端及输出端，所述第一慢速压控延迟单元41211依据所述第一输入端及所述输出端依次串接，且所述第一慢速压控延迟单元41211的第二输入端均与所述第二控制电压VCS相连接；第一级所述第一慢速压控延迟单元41211的第一输入端与所述第五输出信号Start_Intp2相连接；所述第十四缓冲器41212包括输入端及输出端，所述第十四缓冲器41212的输入端与与其位于同一级的所述第一慢速压控延迟单元41211的输出端相连接；所述第四相位时钟信号生成单元4121适于将所述第五输出信号Start_Intp2进行量化处理，以生成n+1个相位时钟信号CLK_S[0]、CLK_S[1]….CLK_S[n-1]及CLK_S[n]；第四平衡单元，所述第四平衡单元包括第十五缓冲器4122、第二慢速压控延迟单元4123及第十六缓冲器4124；所述第十五缓冲器4122的输入端与所述第五输出信号Start_Intp2及第一级所述第一慢速压控延迟单元41211的第一输入端相连接；所述第二慢速压控延迟单元4123包括第一输入端、第二输入端及输出端，所述第二慢速压控延迟单元4123的第一输入端与第n+1级所述第一慢速压控延迟单元41211的输出端相连接，所述第二慢速压控延迟单元4123的第二输入端与所述第二控制电压VCS相连接；所述第十六缓冲器4124的输入端与所述第二慢速压控延迟单元4123的输出端相连接；所述第四平衡单元适于平衡所述第四相位时钟信号生成单元4121中各级所述第一慢速压控延迟单元41211的负载，以使得各级所述第一慢速压控延迟单元41211之间的延迟时间相同。

作为示例，所述第三检测单元413包括：n+1级第一相位比较器4131；所述第一相位比较器4131包括第一输入端Fi、第二输入端Si及输出端OUT；各级所述第一相位比较器4131的第一输入端Fi与所述第一快速压控延迟链411的输出端一一对应连接，各级所述第一相位比较器4131的第二输入端Si与所述第一慢速压控延迟链412的输出端一一对应连接。

作为示例，请参阅图9，所述量化第四处理单元42包括：第二快速压控延迟链421，所述第二快速压控延迟链421包括第一输入端、第二输入端及多个输出端，所述第二快速压控延迟链421的第一输入端与所述量化第二处理单元32的第二输出端相连接，所述第二快速压控延迟链421的第二输入端与所述第一控制电压VCF相连接；所述第二快速压控延迟链421适于将所述第八输出信号CLK_Stop_Intp2进行量化处理，以生成第五多相位时钟信号；第二慢速压控延迟链422，所述第二慢速压控延迟链422包括第一输入端、第二输入端及多个输出端，所述第二慢速压控延迟链422的第一输入端与所述量化第二处理单元32的第一输出端相连接，所述第二慢速压控延迟链422的第二输入端与所述第二控制电压VCS相连接；所述第二慢速压控延迟链422适于将所述第六输出信号Stop_Intp2进行量化处理，以生成第六多相位时钟信号；第四检测单元423，所述第四检测单元423包括多个第一输入端、多个第二输入端及多个输出端，所述第四检测单元423的第一输入端与所述第一快速压控延迟链421的输出端相连接，所述第四检测单元423的第二输入端与所述第一慢速压控延迟链422的输出端相连接；所述第四检测单元423适于将所述第六输出信号Stop_Intp2与所述第八输出信号CLK_Stop_Intp2的相位进行比较，并依据比较结果生成第二组[0:Nb]的Nb位的二进制数；第四信号提取及编码单元424，所述第四信号提取及编码单元424包括输入端及输出端，所述第四信号提取及编码单元424的输入端与所述第四检测单元423的输出端相连接，适于依据所述第四检测单元423检测结果生成第二组[0:Nb]的Nb位的二进制数。

作为示例，所述第二快速压控延迟链421包括：第五相位时钟信号生成单元4211，所述第五相位时钟信号生成单元4211包括n+1个第三快速压控延迟单元42111及n+1个第十七缓冲器42112，其中，n为大于等于1的整数；所述第三快速压控延迟单元42111包括第一输入端、第二输入端及输出端，所述第三快速压控延迟单元42111依据所述第一输入端及所述输出端依次串接，且所述第三快速压控延迟单元42111的第二输入端均与所述第一控制电压VCF相连接；第一级所述第三快速压控延迟单元42111的第一输入端与所述第八输出信号CLK_Stop_Intp2相连接；所述第十七缓冲器42112包括输入端及输出端，所述第十七缓冲器42112的输入端与与其位于同一级的所述第三快速压控延迟单元42111的输出端相连接；所述第五相位时钟信号生成单元4211适于将所述第八输出信号CLK_Stop_Intp2进行量化处理，以生成n+1个相位时钟信号CLK_F[0]、CLK_F[1]….CLK_F[n-1]及CLK_F[n]；第五平衡单元，所述第五平衡单元包括第十八缓冲器4212、第四快速压控延迟单元4213及第十九缓冲器4214；所述第十八缓冲器4212的输入端与所述第八输出信号CLK_Stop_Intp2及第一级所述第三快速压控延迟单元42111的第一输入端相连接；所述第四快速压控延迟单元4213包括第一输入端、第二输入端及输出端，所述第四快速压控延迟单元4213的第一输入端与第n+1级所述第三快速压控延迟单元42111的输出端相连接，所述第四快速压控延迟单元4213的第二输入端与所述第一控制电压VCF相连接；所述第十九缓冲器4214的输入端与所述第四快速压控延迟单元4213的输出端相连接；所述第五平衡单元适于平衡所述第五相位时钟信号生成单元4211中各级所述第三快速压控延迟单元42111的负载，以使得各级所述第三快速压控延迟单元42111之间的延迟时间相同。

作为示例，所述第二慢速压控延迟链422包括：第六相位时钟信号生成单元4221，所述第六相位时钟信号生成单元4221包括n+1个第三慢速压控延迟单元42211及n+1个第二十缓冲器42212，其中，n为大于等于1的整数；所述第三慢速压控延迟单元42211包括第一输入端、第二输入端及输出端，所述第三慢速压控延迟单元42211依据所述第一输入端及所述输出端依次串接，且所述第三慢速压控延迟单元42211的第二输入端均与所述第二控制电压VCS相连接；第一级所述第三慢速压控延迟单元42211的第一输入端与所述第六输出信号Stop_intp2相连接；所述第二十缓冲器42212包括输入端及输出端，所述第二十缓冲器42212的输入端与与其位于同一级的所述第三慢速压控延迟单元42211的输出端相连接；所述第六相位时钟信号生成单元4221适于将所述第六输出信号进行量化处理，以生成n+1个相位时钟信号CLK_S[0]、CLK_S[1]….CLK_S[n-1]及CLK_S[n]；第六平衡单元，所述第六平衡单元包括第二十一缓冲器4222、第四慢速压控延迟单元4223及第二十二缓冲器4224；所述第二十一缓冲器4222的输入端与所述第六输出信号Stop_intp2及第一级所述第三慢速压控延迟单元42211的第一输入端相连接；所述第四慢速压控延迟单元4223包括第一输入端、第二输入端及输出端，所述第四慢速压控延迟单元4223的第一输入端与第n+1级所述第三慢速压控延迟单元422111的输出端相连接，所述第四慢速压控延迟单元4223的第二输入端与所述第二控制电压VCS相连接；所述第二十二缓冲器4224的输入端与所述第四慢速压控延迟单元4223的输出端相连接；所述第六平衡单元适于平衡所述第六相位时钟信号生成单元4221中各级所述第三慢速压控延迟单元42211的负载，以使得各级所述第三慢速压控延迟单元42211之间的延迟时间相同。

作为示例，所述第四检测单元423包括n+1级第二相位比较器4231；所述第二相位比较器4231包括第一输入端Fi、第二输入端Si及输出端OUT；各级所述第二相位比较器4231的第一输入端Fi与所述第三快速压控延迟链421的输出端一一对应连接，各级所述第二相位比较器4231的第二输入端与所述第三慢速压控延迟链422的输出端一一对应连接。

作为示例，请继续参阅图5，所述时间数字转换器还包括：双链延迟锁定环6，所述双链延迟锁定环6包括输入端、第一输出端及第二输出端；所述双链延迟锁定环6的输入端与所述时钟信号CLK相连接，适于依据所述时钟信号CLK生成第一控制电压VCF及第二控制电压VCS；延迟锁定环7，是延迟锁定环7包括输入端及输出端；所述延迟锁定环7的输入端与所述时钟信号CLK相连接，适于依据所述时钟信号CLK生成所述延迟链控制电压VC。

本发明的时间数字转换器的时序图如图10所示，由图10可知，所述第一输出信号Start_Intp1信号是提取了所述起始信号Start的上升沿，所述起始信号Start可以是有一定脉宽的脉冲形信号，也可以是阶跃形信号；所述第三输出信号CLK_Start_Intp1是提取了起始信号Start的上升沿所对应的时钟信号CLK紧随其后的时钟信号CLK上升沿位置；所述第二输出信号Stop_Intp1和所述第四输出信号CLK_Stop_Intp1类似于所述第一输出Start_Intp1和所述第二输出信号CLK_Start_Intp1的提取方式。所述第二量化处理模块3输出的所述第五输出信号Start_Intp2、所述第七输出信号CLK_Start_Intp2和所述第六输出信号Stop_Intp2、所述第八输出信号CLK_Stop_Intp2分别输入到所对应的所述第三量化处理模块4中；其中，所述第五输出信号Start_Intp2是所述第一输出信号Start_Intp1经过所述第一压控延迟链311首次采样到所述第三输出信号CLK_Start_Intp1高电平的时刻；而所述第八输出信号CLK_Start_Intp2是所述第二输出信号CLK_Start_Intp1的复制输出，没有经过所述第一压控延迟链。类似地，所述第六输出信号Stop_Intp2信号是所述第二输出信号Stop_Intp1信号经过所述第二压控延迟链321首次采样到所述第四输出信号CLK_Stop_Intp1高电平的时刻；而所述第八输出信号CLK_Stop_Intp2是所述第四输出信号CLK_Stop_Intp1的复制输出，没有经过所述第二压控延迟链321。

另外，由图10可以看出，所述第一量化处理模块2所得到的时间间隔是所述第三输出信号CLK_Start_Intp1与所述第四输出信号CLK_Stop_Intp1之间所间隔的周期信号CLK的周期个数所占的时间即为T_Counter；所述第二量化处理模块3所得到的时间间隔是所述第一输出信号Start_Intp1和所述第五输出信号Start_Intp2之间的时间T_Intp1_Start，以及所述第二输出信Stop_Intp1和所述第六输出信号Stop_Intp2之间的时间T_Intp1_Stop；所述第三量化处理模块4的时间间隔是所述第七输出信号CLK_Start_Intp2和所述第五输出信号Start_Intp2之间的时间T_Intp2_Start，以及所述第八输出信号CLK_Stop_Intp2和所述第六输出信号Stop_Intp2之间的时间T_Intp2_Stop。因此可以得到原来的起始信号Start和截止信号Stop之间的时间间隔T，即为：T＝T_counter+T_Intp1_Start-T_Intp2_Start-T_Intp1_Stop+T_Intp2_Stop。

综上所述，本发明提供一种边沿提取电路及时间数字转换器，所述边沿提取电路包括：第一处理模块，与起始信号相连接，适于提取所述起始信号的上升沿以生成第一输出信号；第二处理模块，与所述第一处理模块及截止信号相连接，适于在所述第一处理模块提取到所述起始信号的上升沿之后，提取所述截止信号的上升沿以生成第二输出信号；第三处理模块，与所述第一处理模块及时钟信号相连接，适于在所述第一处理模块提取到所述起始信号的上升沿之后，提取所述时钟信号紧随所述起始信号上升沿之后的上升沿以生成第三输出信号；第四处理模块，与所述第二处理模块及所述时钟信号相连接，适于在所述第二处理模块提取到所述截止信号的上升沿之后，提取所述时钟信号紧随所述起始信号上升沿之后的上升沿以生成第四输出信号。本发明的边沿提取电路通过起始信号控制截止信号上升沿信号的提取，能够选择出有效的起始信号上升沿和截止信号上升沿，起始信号到来之前截止信号不会进入后续电路中，避免造成电路不必要的工作，从而节省电路的开销；本发明的时间数字转换器可以有效地提取起始信号、截止信号及与它们对应的时钟信号的上升沿，在第二量化处理模块中只发生一次从0到1的翻转，很大程度上减少了功耗；同时，本发明的时间数字转换器不需要相邻信号提取电路，从而减小了整个时间数字转换器的面积及功耗。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。