专利名称：多调节器电路和包括多调节器电路的集成电路的制作方法
技术领域：
本发明的示例性实施例涉及一种多调节器电路，更具体而言涉及一种多调节器电路和包括所述多调节器电路的集成电路。
背景技术：
诸如半导体存储器件的集成电路是具有超小结构的功能复杂的电子器件或系统，在所述超小结构中许多电子电路器件结合在一个衬底上或与衬底结合使得器件和衬底不会分开。集成电路内的电子电路器件具有超小的尺寸，因此为集成电路的操作所供应的电压量或电流量的改变对集成电路中可能出现的故障有着较大的影响。为了定期地保持供应给集成电路的电压，需要一种调节器电路，其用于控制由电压供应电路供应给集成电路的电压的输出。—般地，调节器电路定期地保持由输入数字码所确定的输出电压。如果在一个集成电路内同时使用多个操作电压，则需要为每个操作电压设置调节器电路。例如，在对数据编程时，半导体存储器件同时需要数个操作电压，诸如编程电压和通过电压。因此，半导体存储器件必须配置有用于调节每个操作电压的调节器电路。然而，如果在集成电路内调节器电路的数目增加，则出现的问题是:集成电路的电路面积和功耗增加。
发明内容
本发明的示例性实施例涉及一种能够使用一组调节器电路来输出数个电压电平的多调节器电路和一种包括所述多调节器电路的集成电路。根据本发明一个方面的多调节器电路包括:调节器，所述调节器被配置成调节输入电压以产生恒定电压；以及多个分压电路，所述多个分压电路被配置成分别输出通过基于多个电压发生码而对恒定电压进行分压所获得的分压电压。所述多个分压电路中的每个包括:多个电阻器，所述多个电阻器串联耦接在所述调节器的输出端子与接地节点之间；至少一个高电压开关，所述至少一个高电压开关被相对应的电压发生码中所包括的至少一个数字比特使能，并且被配置成与所述电阻器的节点中的至少一个节点和输出节点耦接；以及至少一个晶体管，所述至少一个晶体管被相对应的电压发生码中的不被包括在输入至所述高电压开关的至少一个数字比特中的一个或更多个数字比特导通，并且耦接在所述接地节点与所述电阻器的节点之中的未耦接到所述高电压开关的至少一个节点之间。
根据本发明一个方面的集成电路包括:控制器，所述控制器被配置成输出多个电压发生码和用于控制内部电路的操作的控制信号；电压发生器，所述电压发生器被配置成响应于从所述控制器产生的使能信号来产生高电压和参考电压；调节器，所述调节器被配置成利用所述高电压和所述参考电压来输出具有恒定电压电平的调节电压；以及多个分压电路，所述多个分压电路被配置成分别输出通过基于所述多个电压发生码而对所述调节电压进行分压所获得的分压电压。所述多个分压电路中的每个包括:第一电阻器至第十三电阻器，第一电阻器至第十三电阻器串联耦接在所述调节器的输出端子与接地节点之间；第一高电压开关至第四高电压开关，第一高电压开关至第四高电压开关被配置成分别响应于相对应的电压发生码中所包括的第一数字比特至第四数字比特而分别传送所述第一电阻器和所述第二电阻器的节点处的电压、所述第三电阻器和所述第四电阻器的节点处的电压、所述第五电阻器和所述第六电阻器的节点处的电压、以及所述第七电阻器和所述第八电阻器的节点处的电压；以及第一晶体管至第四晶体管，第一晶体管至第四晶体管分别耦接在所述第六电阻器和第七电阻器的节点、所述第九电阻器和第十电阻器的节点、所述第十电阻器和第十一电阻器的节点、以及所述第十一电阻器和第十二电阻器的节点与接地节点之间，并且被配置成经由相应的栅极接收相对应的电压发生码中所包括的第五数字比特至第八数字比特。
图1示出根据本发明一个实施例的调节器电路；图2示出根据本发明一个实施例的使用多调节器电路的集成电路；图3A是图2的第一输出单元的详细电路图；图3B是图3A的第一高电压开关的详细电路图；图3C和图3D示出在接收第一数字码时第一输出单元的电路；以及图4示出由在图1和图2的调节器电路中模拟的输出电压得到的电流量。
具体实施例方式下面将参照附图详细描述本发明的一些示例性实施例。提供附图是为了使本领域技术人员能理解本发明实施例的范围。图1示出根据本发明一个实施例的调节器电路。参见图1，调节器电路包括第一比较器COMl、第一 NMOS晶体管NI至第三NMOS晶体管N3、以及第一电阻器Rl至第三电阻器R3。第一参考电压VBl输入至第一比较器COMl的反相端子_，反馈电压Vl输入至第一比较器COMl的非反相端子+。第一比较器COMl在第一参考电压VBl的电位高于反馈电压Vl的电位时输出低电平的控制信号，而在第一参考电压VBl的电位低于反馈电压Vl的电位时输出高电平的控制信号。第一比较器COMl的控制信号输入到第一 NMOS晶体管NI的栅极。第二电阻器R2以及第一 NMOS晶体管NI和第二 NMOS晶体管N2串联耦接在节点Kl与接地节点之间。第二电阻器R2和第一 NMOS晶体管NI与节点K2耦接。
高电压VPP输入到节点Kl。节点K2与第三NMOS晶体管N3的栅极耦接。另外，第二参考电压VB2输入到第二 NMOS晶体管N2的栅极。第三NMOS晶体管N3以及第一电阻器Rl和第三电阻器R3串联耦接在节点Kl与接地节点之间。第三NMOS晶体管N3和第一电阻器Rl与节点K3耦接，第一电阻器Rl和第三电阻器R3与节点K4耦接。节点K3处的电压是输出电压VOUTl，节点K4处的电压是反馈电压VI。第一电阻器Rl是电阻值通过一组数字码来改变的可变电阻器。所述一组数字码包括多个比特。因此，通过利用第一电阻器Rl的电阻值将输出电压VOUTl即节点K3的电压分压来获得反馈电压Vl即节点K4的电压。可以由所述一组数字码和第三电阻器R3来确定第一电阻器Rl的电阻值。通过根据第三晶体管N3的电阻值以及第一电阻器Rl和第三电阻器R3的电阻值将高电压VPP分压来获得节点K3的电压。在调节器电路中，当第一电阻器Rl的电阻值通过一组数字码而确定时，反馈电压Vl的量确定。因此，当第一比较器COMl的控制信号改变时，控制第一 NMOS晶体管NI的导通和关断。另外，第三NMOS晶体管N3导通的程度根据第一晶体管NI的导通或关断而改变。因此，节点K3的电压即输出电压VOUTl被确定。确定的输出电压VOUTl被定期地保持。如上所述，调节器电路基于所述一组数字码来控制所述一个输出电压VOUTl。因此，在如半导体存储器件那样的同时使用数个操作电压的已知集成电路中，调节器电路的数目由需要的操作电压的数目来确定。随着同时需要的操作电压的数目增加，需要的调节器电路的数目也增加。因此，已知调节器电路的面积增加，并且在所有的调节器电路中消耗的电流量也增加。为了解决这些问题，可以使用利用单个调节器电路来输出数个输出电压的多调节器电路。图2示出根据本发明一个实施例的使用多调节器电路的集成电路。 参见图2，根据本发明一个实施例的集成电路400包括调节器电路单元100、多输出单元200、电压发生器310、控制器320和内部电路330。调节器电路单元100利用第一参考电压VBl和第二参考电压VB2以及电压VPPl来输出保持恒定的调节电压VPP2。换言之，调节器电路单元100可以被配置成将作为输入电压的电压VPPl调节在恒定的电压电平。多输出单元200在输出包括例如第一输出电压VOUTl和第二输出电压V0UT2的多个输出电压时利用调节电压VPP2。控制器320输出用于控制电压发生器310和内部电路330的操作的操作控制信号。另外，控制器320响应于用于内部电路330的操作的操作电压而输出包括例如第一数字码Digital Codel和第二数字码Digital Code2的数个数字码。每个数字码包括多个数字比特。根据操作电压的数字码可以以表格形式储存在控制器320中，或者可以储存在另外的储存装置中作为选择信息。控制器320根据需要的操作电压来输出数字码。另外，多输出单兀200基于相应的数字码而输出多个输出电压。
电压发生器310响应于操作控制信号、诸如由控制器320产生的使能信号来产生第一参考电压VBl和第二参考电压VB2以及电压VPP1。另外，内部电路330响应于多输出单元200的多个输出电压和控制器320的操作控制信号来对集成电路执行内部操作。调节器电路单元100包括第二比较器COM2、第四电阻器R4至第六电阻器R6、以及第四NMOS晶体管N4至第六NMOS晶体管N6。第一参考电压VBl输入到第二比较器COM2的反相端子_，反馈电压V2输入到第二比较器COM2的非反相端子+。第二比较器COM2在第一参考电压VBl的电位高于反馈电压V2时输出低电平的控制信号，而在第一参考电压VBl的电位低于反馈电压V2时输出高电平的控制信号。第二比较器COM2的控制信号输入到第四NMOS晶体管N4的栅极。第四电阻器R4以及第四NMOS晶体管N4和第五NMOS晶体管N5串联耦接在节点K5与接地节点之间。第四电阻器R4和第四NMOS晶体管N4与节点K6耦接。节点K6与第六NMOS晶体管N6的栅极耦接。第二参考电压VB2输入到第五NMOS晶体管N5的栅极。第六NMOS晶体管N6以及第五电阻器R5和第六电阻器R6串联耦接在节点K5与接地节点之间。第六NMOS晶体管N6和第五电阻器R5与节点K7耦接，第五电阻器R5和第六电阻器R6与节点K8耦接。从节点K7输出调节电压VPP2，从节点K8输出反馈电压V2。利用第五电阻器R5和第六电阻器R6从调节电压VPP2分压出反馈电压V2。调节器电路单元100响应于来自第二比较器COM2的控制信号而基于第五电阻器R5的电阻值和第六电阻器R6的电阻值来输出保持恒定的调节电压VPP2。另外，多输出单元200利用调节电压VPP2输出多个输出电压。多输出单元200包括多个输出单元，所述多个输出单元包括第一输出单元210和第二输出单元220。为了简便起见，图2仅示出了两个输出单元210和220。在其他的实施例中，多输出单元200可以包括比两个多的输出单元。输出单元210和220基于从控制器320产生的相应的数字码Digital Codel和Digital Code2来输出输出电压。输出单元210和220每个可以操作为可包括至少一个分压电路的分压单元，所述分压电路被配置成输出分压电压作为输出电压，分压电压是通过利用根据每个数字码而改变的电阻对调节电压VPP2分压而获得的。例如，第一输出单元210可以输出电位由第一数字码Digital Codel确定的第一输出电压V0UT1，第二输出单元220可以输出电位由第二数字码Digital Code2确定的第二输出电压V0UT2。多输出单元200的输出单元具有基本相似的构造，并且可以基于相应的数字码来输出具有不同电位的相应的输出电压。下面仅描述第一输出单元210的构造作为一个实例。图3A是图2的第一输出单元210的详细电路图。图3A示出在第一数字码Digital Codel包括8个数字比特时第一输出单元210的电路图。第一数字码Digital Codel的8个数字比特在下文中分别由第一数字比特D〈0>至第八数字比特D〈7>来表示。第一数字比特D〈0>至第八数字比特至D〈7>可以包括电压发生码，其中每个电压发生码可以互不相同。参见图3A,第一输出单兀210包括第一高电压开关HVSWl至第四高电压开关HVSW4、第七电阻器R7至第十九电阻器R19、第七NMOS晶体管N7至第十NMOS晶体管N10。第七电阻器R7至第十九电阻器R19串联耦接在被供应调节电压VPP2的节点K7与接地节点之间。第七电阻器R7和第八电阻器R8与节点K9耦接，第九电阻器R9和第十电阻器RlO与节点KlO耦接。另外，第i^一电阻器Rll和第十二电阻器R12与节点Kll耦接。第十二电阻器R12和第十三电阻器R13与节点K12耦接，第十三电阻器R13和第十四电阻器R14与节点K13耦接。另外，第十五电阻器R15和第十六电阻器R16与节点K14率禹接。第十六电阻器R16和第十七电阻器R17与节点K15耦接。第七电阻器R7至第十六电阻器R16以及第十九电阻器R19具有彼此相同的电阻值。另外，第十七电阻器R17和第十八电阻器R18具有彼此相同的电阻值。然而，第七电阻器R7的电阻值可以是第十七电阻器R17的电阻值的两倍。即，假设第七电阻器R7至第十六电阻器R16以及第十九电阻器R19中的每个的电阻值是“K”，则第十七电阻器R17和第十八电阻器R18每个具有电阻值“K/2”。第一输出单元210的第一高电压开关HVSWl至第四高电压开关HVSW4分别响应于第一数字比特D〈0>至第四数字比特D〈3>而被使能。输入至第一高电压开关HVSWl至第四高电压开关HVSW4每个的输入端子IN的电压被输出到第一高电压开关HVSWl至第四高电压开关HVSW4每个的输出端子OUT。
第一高电压开关HVSWl至第四高电压开关HVSW4每个可以由数个用于传送高电压的开关电路形成。例如，第一高电压开关HVSWl至第四高电压开关HVSW4每个可以形成为如图3B所示那样。稍后将详细描述图3B。第五数字比特D〈4>至第八数字比特D〈7>分别输入到第七NMOS晶体管N7至第十NMOS晶体管NlO的栅极。电压发生码中可以包括第五数字比特D〈4>至第八数字比特D〈7>，但是第五数字比特D〈4>至第八数字比特D〈7>通常不输入到第一高电压开关HVSWl至第四高电压开关HVSW4。第七NMOS晶体管N7至第十NMOS晶体管NlO形成用于改变第一输出单元210的接地节点的相应的电路211。第七NMOS晶体管N7至第十NMOS晶体管NlO中的一个可以被导通且与接地节点耦接。可以通过选择与第一高电压开关HVSWl至第四高电压开关HVSW4一起的第七NMOS晶体管N7至第十NMOS晶体管N7中的一个来控制要输出的电压的电平，其中第七NMOS晶体管N7至第十NMOS晶体管NlO中的每个可以与接地节点耦接并且与未耦接至高电压开关HVSWl至HVSW4中的一个的至少一个节点耦接。第七NMOS晶体管N7耦接在节点K12与接地节点之间，第八NMOS晶体管N8耦接在节点K14与接地节点之间。第九NMOS晶体管N9耦接在节点K15与接地节点之间。另外，第十NMOS晶体管NlO耦接在接地节点与第十七电阻器R17和第十八电阻器R18所耦接的节点之间。第一高电压开关HVSWl至第四高电压开关HVSW4具有基本相似的构造，因而下面仅以第一高电压开关HVSWl为例展开详细描述。图3B是图3A的第一高电压开关HVSWl的详细电路图。参见图3B，第一高电压开关HVSWl包括电平移位器212和高电压晶体管HSW。高电压晶体管HSW响应于输入至高电压晶体管HSW的栅极的控制电压Vc而导通。为了使高电压晶体管HSW将输入至其输入端子IN的电压在没有电压损失的情况下传送到其输出端子0UT，输入至高电压晶体管HSW的栅极的控制电压Vc必须具有高电压，例如，大约为电压VPPl。即使高电平的第一数字比特D〈0>输入至高电压晶体管HSW的栅极，但是高电压晶体管HSW的输出端子OUT具有几乎等于电源电压的低电压。因此，如果第一数字比特D〈0>在没有改变的情况下输入至高电压晶体管HSW的栅极，则输入至高电压晶体管HSW的输入端子IN的电压不能在没有损失的情况下被传送到高电压晶体管HSW的输出端子OUT。为了解决此问题，电平移位器212将第一数字比特D〈0>的电压电平改变为电压VPPl并输出电压VPPl作为控制电压Vc。因此，高电压晶体管HSW能够在没有电压损失的情况下将输入至其输入端子IN的电压传送到其输出端子OUT。
下面描述第一输出单元210的操作，假设第一数字比特D〈0>至第八数字比特D〈7>被输入为“01000000”。第一数字比特D〈0>至第八数字比特D〈7>中的第二数字比特D〈l>具有值“I”。因此，第一输出单元210的第二高电压开关HVSW2导通，第七NMOS晶体管N7至第九NMOS晶体管N9都关断。这在图3C中示出。图3C和图3D示出在接收第一数字码时第一输出单元的电路。参见图3C，当第一输出单元210的第二高电压开关HVSW2导通时，第七电阻器R7至第十九电阻器R19串联耦接在节点K7与接地节点之间，且节点KlO处的电压变成第一输出电压V0UT1。在这种情况下，通过第一输出单元210形成诸如图3C所示的例如为分压电路的电路。因此，输出的电压量由如下的式I来确定。式I
权利要求
1.一种多调节器电路，包括: 调节器，所述调节器被配置成调节输入电压以产生恒定电压；以及多个分压电路，所述多个分压电路被配置成分别输出通过基于多个电压发生码对所述恒定电压进行分压所获得的分压电压。
2.按权利要求1所述的多调节器电路，其中，所述调节器包括比较器，所述比较器被配置成将从所述调节器的输出电压分压获得的反馈电压与参考电压进行比较并根据比较结果输出控制信号，所述调节器的输出电压响应于所述控制信号而被提供至所述多个分压电路。
3.按权利要求1所述的多调节器电路，其中，所述多个分压电路中的每个包括: 多个电阻器，所述多个电阻器串联耦接在所述调节器的输出端子与接地节点之间； 至少一个高电压开关，所述至少一个高电压开关被相对应的电压发生码中所包括的至少一个数字比特使能，且被配置成与所述电阻器的节点中的至少一个和输出节点耦接；以及 至少一个晶体管，所述至少一个晶体管被所述相对应的电压发生码中的不包括被输入至所述高电压开关的所述至少一个数字比特的一个或更多个数字比特导通，并且耦接在所述接地节点与所述电阻器的节点之中的未耦接到所述高电压开关的至少一个节点之间。
4.按权利要求3所述的多调节器电路，其中: 输入至所述多个分压电路中的每个的所述多个电压发生码中的每个包括多个数字比特，并且 所述多个电压发生码互不相同。
5.按权利要求1所述的多调节器电路，其中，所述多个分压电路中的每个配置成根据通过相对应的电压发生码所确定的内部电阻值而对所述恒定电压分压。
6.按权利要求1所述的多调节器电路，其中，所述多个分压电路与所述调节器的输出端子耦接，并且经由所述输出端子共同地接收所述恒定电压。
7.一种集成电路，包括: 控制器，所述控制器被配置成输出多个电压发生码和用于控制内部电路的操作的控制信号; 电压发生器，所述电压发生器被配置成响应于从所述控制器产生的使能信号来产生高电压和参考电压； 调节器，所述调节器被配置成利用所述高电压和所述参考电压来输出具有恒定电压电平的调节电压；以及 多个分压电路，所述多个分压电路被配置成分别输出通过基于所述多个电压发生码而对所述调节电压进行分压所获得的分压电压。
8.按权利要求7所述的集成电路，其中，所述调节器包括比较器，所述比较器被配置成将从所述调节器的输出电压分压获得的反馈电压与参考电压进行比较并根据比较结果输出控制信号，所述调节器的输出电压响应于所述控制信号而被提供至所述多个分压电路。
9.按权利要求7所述的集成电路，其中，所述多个分压电路中的每个包括: 多个电阻器，所述多 个电阻器串联耦接在所述调节器的输出端子与接地节点之间； 至少一个高电压开关，所述至少一个高电压开关被相对应的电压发生码中所包括的至少一个数字比特使能，并且被配置成与所述电阻器的节点中的至少一个和输出节点耦接；以及 至少一个晶体管，所述至少一个晶体管被所述相对应的电压发生码中的不包括被输入至所述高电压开关的所述至少一个数字比特的一个或更多个数字比特导通，并且耦接在所述接地节点与所述电阻器的节点之中的未耦接到所述高电压开关的至少一个节点之间。
10.按权利要求7所述的集成电路，其中，所述多个分压电路中的每个包括: 第一电阻器至第十三电阻器，所述第一电阻器至所述第十三电阻器串联耦接在所述调节器的输出端子与接地节点之间； 第一高电压开关至第四高电压开关，所述第一高电压开关至所述第四高电压开关被配置成分别响应于相对应的电压发生码中所包括的第一数字比特至第四数字比特而分别传送所述第一电阻器和所述第二电阻器的节点处的电压、所述第三电阻器和所述第四电阻器的节点处的电压、所述第五电阻器和所述第六电阻器的节点处的电压、以及所述第七电阻器和所述第八电阻器的节点处的电压；以及 第一晶体管至第四晶体管，所述第一晶体管至所述第四晶体管分别耦接在所述第六电阻器和所述第七电阻器的节点、所述第九电阻器和所述第十电阻器的节点、所述第十电阻器和所述第十一电阻器的节点、以及所述第十一电阻器和所述第十二电阻器的节点与接地节点之间，并且被配置成经由相应的栅极接收所述相对应的电压发生码中所包括的第五数字比特至第八数字比特。
11.按权利要求10所述的集成电路，其中， 所述第一电阻器至所述第十电阻器 以及所述第十三电阻器中的每个具有第一电阻值； 所述第十一电阻器和所述第十二电阻器中的每个具有第二电阻值；并且 所述第二电阻值为所述第一电阻值的一半。
12.按权利要求7所述的集成电路，其中，输入至所述多个分压电路中的每个的所述多个电压发生码中的每个包括多个数字比特，并且所述多个电压发生码互不相同。
13.按权利要求7所述的集成电路，其中，所述多个电压发生码由要供应给所述内部电路的电压电平来确定。
14.按权利要求7所述的集成电路，其中，所述多个分压电路中的每个配置成根据由相对应的电压发生码所确定的内部电阻值来对所述调节电压进行分压。
15.按权利要求7所述的集成电路，其中，所述多个分压电路与所述调节器的输出端子耦接，并且经由所述输出端子共同地接收所述调节电压。
全文摘要
本发明公开了一种多调节器电路和包括多调节器电路的集成电路，所述多调节器电路包括调节器，所述调节器被配置成调节输入电压以产生恒定电压；以及多个分压电路，所述多个分压电路被配置成分别输出通过基于多个电压发生码而对恒定电压进行分压所获得的分压电压。
文档编号G05F1/56GK103092244SQ20121036570
公开日2013年5月8日 申请日期2012年9月27日 优先权日2011年10月28日
发明者俞弼善 申请人:爱思开海力士有限公司