能隙电压参考电路的制作方法
【专利摘要】本发明提供一种能隙电压参考电路，其包括工作电压、电流镜、第一PMOS晶体管以及放大器。电流镜耦接工作电压。第一PMOS晶体管耦接工作电压与电流镜。放大器耦接电流镜与第一PMOS晶体管。当能隙电压参考电路被启动时，工作电压开始供应电压使得第一PMOS晶体管先被导通。当工作电压大于预设电压位准时，第一PMOS晶体管被关闭，以完成启动程序。
【专利说明】能隙电压参考电路
【技术领域】
[0001]本发明是有关于一种集成电路设计，且特别是有关于一种能隙电压参考电路。
【背景技术】
[0002]图1为现有技术的能隙参考电压的电路架构示意图。能隙电压参考电路10用以产生能隙参考电压Vbg。但是此能隙电压参考电路10需要搭配位准检测器(leveldetector) 20和起动路径电路(start-up path circuit) 30等才能运作。这是因为能隙电压参考电路10中的放大器12需特定的偏压(bias voltage)来完成启动程序(activat1nprocess)。一般而言，偏压电路包含位准检测器20和起动路径电路30。随着应用需求，有时还需要其他的电路才能达到偏压，进而完成启动程序。倘若偏压电路中的特定电路路径不正常则将无法使能隙电压参考电路10完成启动程序。例如，若起动路径电路30中的开关TG设计不良，常会导致启动程序不完全。
[0003]此外，现有技术能隙电压参考电路10由于需要额外的偏压电路，因此会额外地消耗更多功率且会增加整体的电路面积。又由于偏压电路的电路复杂，在生产量化时还会衍生不良率的问题。
【发明内容】
[0004]有鉴于此，本发明提出一种能隙电压参考电路，无需特殊的偏压电路来完成启动程序，并能克服先前技术无法启动的问题。
[0005]本发明提出一种能隙电压参考电路，包括:工作电压、电流镜、第一 PMOS晶体管以及放大器。电流镜耦接工作电压。第一 PMOS晶体管耦接工作电压与该电流镜。放大器耦接电流镜与第一 PMOS晶体管。当能隙电压参考电路被启动时，工作电压开始供应电压使得第一 PMOS晶体管先被导通，而当工作电压大于预设电压位准时，第一 PMOS晶体管被关闭，以完成一启动程序。
[0006]在本发明的一实施例中，第一 PMOS晶体管被导通之后，电流镜的多个晶体管也被导通。
[0007]在本发明的一实施例中，第一 PMOS晶体管被关闭后，电流镜的多个晶体管仍维持导通。
[0008]在本发明的一实施例中，电流镜包括第二 PMOS晶体管以及第三PMOS晶体管。第二 PMOS晶体管的栅极耦接第一 PMOS晶体管的源极。第二 PMOS晶体管的源极耦接工作电压与第一 PMOS晶体管的栅极。第三PMOS晶体管的栅极耦接该第二 PMOS晶体管的栅极与第一 PMOS晶体管的源极。第三PMOS晶体管的漏极耦接第一 PMOS晶体管的漏极。第三PMOS晶体管的源极耦接工作电压与第一 PMOS晶体管的栅极。
[0009]在本发明的一实施例中，在第一 PMOS晶体管被导通之后，随着工作电压的数值增力口，第二 PMOS晶体管也被导通。
[0010]在本发明的一实施例中，随着工作电压的数值增加而使第一 PMOS晶体管被关闭时，并且第二 PMOS晶体管处在导通状态。
[0011]在本发明的一实施例中，能隙电压参考电路还包括第四PMOS晶体管。第四PMOS晶体管的栅极耦接工作电压。第四PMOS晶体管的源极耦接第二 PMOS晶体管的栅极、第三PMOS晶体管的栅极和放大器的输出端。第四PMOS晶体管的漏极耦接第三PMOS晶体管的漏极。
[0012]在本发明的一实施例中，当工作电压开始供应电压，第四PMOS晶体管相较于第三PMOS晶体管先被导通。
[0013]在本发明的一实施例中，当工作电压的数值高于放大器输出端为预设电压位准时，第四PMOS晶体管被关闭。
[0014]在本发明的一实施例中，能隙电压参考电路在稳态时，于第三PMOS晶体管的漏极提供能隙参考电压。
[0015]在本发明的一实施例中，能隙电压参考电路还包括第一电阻以及第二电阻。第一电阻的第一端耦接第一 PMOS晶体管的漏极与第二 PMOS晶体管的漏极。第二电阻的第一端耦接第三PMOS晶体管的漏极。
[0016]在本发明的一实施例中，能隙电压参考电路还包括第一 PNP型双载子晶体管、第三电阻、第二 PNP型双载子晶体管。第一 PNP型双载子晶体管的射极耦接第一电阻的第二端。第一 PNP型双载子晶体管的集极和基极耦接接地端。第三电阻的第一端耦接第二电阻的第二端。第二 PNP型双载子晶体管的射极耦接第三电阻的第二端。第二 PNP型双载子晶体管的集极和基极耦接接地端。
[0017]在本发明的一实施例中，预设电压位准为第一 PMOS晶体管处在截止状态的临界电压。
[0018]基于上述，本发明的能隙电压参考电路在进行启动程序时，利用PMOS晶体管的元件特性而无需额外的偏压电路，并可以避免现有技术偏压电路的功率消耗，且可减少电路面积。另一方面，相较于传统方式，所使用的电路构造较为简单，因此对于电路制程调整参数设定较为容易，从而可以改善生产良率。此外，所使用的电路面积会比较小，因此还可以降低制造成本。
[0019]应了解的是，上述一般描述及以下【具体实施方式】仅为例示性及阐释性的，其并不能限制本发明所欲主张的范围。
【专利附图】
【附图说明】
[0020]图1为现有技术的能隙参考电压的电路架构示意图；
[0021]图2是依照本发明一实施例的能隙电压参考电路的示意图；
[0022]图3是能隙电压参考电路200的波形示意图；
[0023]图4是依照本发明另一实施例的能隙电压参考电路的示意图。
[0024]附图标记说明
[0025]10:现有技术的能隙电压参考电路；
[0026]12:放大器；
[0027]20:位准检测器；
[0028]30:起动路径电路；
[0029]210:放大器；
[0030]220:端点；
[0031]200、400:能隙电压参考电路；
[0032]GND:接地端；
[0033]MS:第一 PMOS 晶体管；
[0034]M2:第二 PMOS 晶体管；
[0035]M3:第三PMOS晶体管；
[0036]MT:第四PMOS晶体管；
[0037]Ql:第一 PNP型双载子晶体管；
[0038]Q2:第二 PNP型双载子晶体管；
[0039]Rl:第一电阻；
[0040]R2:第二电阻；
[0041]R3:第三电阻；
[0042]TG:开关；
[0043]T0、T1、T2、T3:时间点;
[0044]Vbg、VBG:能隙参考电压；
[0045]VDD:工作电压；
[0046]Vop_out:控制信号。
【具体实施方式】
[0047]现在将详细参考本发明的示范性实施例，并在附图中说明所述示范性实施例的实例。另外，在图式及实施方式中所使用相同或类似标号的元件/构件是用来代表相同或类似部分。
[0048]在下述诸实施例中，当元件被指为“连接”或“耦接”至另一元件时，其可为直接连接或耦接至另一元件，或可能存在介于其间之元件。术语“电路”表示为至少一元件或多个元件，或者主动的且/或被动的而耦接在一起的元件以提供合适功能。术语“信号”表示为至少一电流、电压、负载、温度、资料或其他信号。
[0049]图2是依照本发明一实施例的能隙电压参考电路(bandgap reference circuit)的示意图。请参阅图2。能隙电压参考电路200包括工作电压VDD、电流镜(currentmirror) 230、第一 P 通道金氧半导体(p-channel metal-oxide semiconductor, PM0S)晶体管MS以及放大器(amplifier) 210。电流镜230可由多个晶体管配置而成。放大器210耦接电流镜230与第一 PMOS晶体管MS。当能隙电压参考电路200被启动时，工作电压VDD开始供应电压使得第一 PMOS晶体管MS先被导通，而当工作电压VDD大于预设电压位准时，第一PMOS晶体管MS被关闭，以完成一启动程序。
[0050]值得一提的是，第一 PMOS晶体管MS被导通之后，电流镜230的多个晶体管也被导通；第一 PMOS晶体管MS被关闭后，电流镜230的多个晶体管仍维持导通。
[0051 ] 更详细的说明如下。能隙电压参考电路200进一步包括第一电阻Rl、第二电阻R2。电流镜230包括第二 PMOS晶体管M2以及第三PMOS晶体管M3。第二 PMOS晶体管M2的源极、第三PMOS晶体管M3的源极和第一 PMOS晶体管MS的栅极都耦接至工作电压VDD。第三PMOS晶体管M3的栅极耦接至第二 PMOS晶体管M2的栅极、放大器210的输出端和第一PMOS晶体管MS的源极。第一 PMOS晶体管MS的漏极耦接至第二 PMOS晶体管M2的漏极和第一电阻Rl的第一端。第二电阻R2的第一端耦接至第三PMOS晶体管M3的漏极。放大器210的反相输入端耦接至第一电阻Rl的第二端。放大器210的非反相输入端耦接至第二电阻R2的第二端。
[0052]在第一 PMOS晶体管MS被导通之后，随着工作电压VDD的数值增加，第二 PMOS晶体管M2也被导通。接着，随着工作电压VDD的数值增加而使第一 PMOS晶体管MS被关闭时，并且第二 PMOS晶体管M2处在导通状态。
[0053]此外，能隙电压参考电路200还可包括第一 PNP型双载子晶体管(PNP bipolartransistor)Q1、第三电阻R3以及第二 PNP型双载子晶体管Q2。第一 PNP型双载子晶体管Ql的射极耦接第一电阻Rl的第二端。第一 PNP型双载子晶体管Ql的集极和基极耦接接地端GND。第三电阻R3的第一端耦接第二电阻R2的第二端。第二 PNP型双载子晶体管Q2的射极耦接第三电阻R3的第二端。第二 PNP型双载子晶体管Q2的集极和基极耦接接地端GND。
[0054]图3是能隙电压参考电路200的波形示意图。请合并参阅图2和图3。在能隙电压参考电路200的启动过程中，在时间点TO当工作电压VDD开始供应电压，工作电压VDD的数值由O开始上升。在时间点Tl第一 PMOS晶体管MS先被导通(turned on)，而耦接在放大器210的第一(反相)输入端的电压值会升高。接着在时间点T2第二 PMOS晶体管M2被导通，从而使得第二 PMOS晶体管M2至第一 PNP型双载子晶体管Ql的路径变成为有电流的状态，进而让电流镜中的第三PMOS晶体管M3也被导通，并且第三PMOS晶体管M3至第二PNP型双载子晶体管Q2的路径也变成为有电流的状态。
[0055]在时间点T3当工作电压VDD的数值高于预设电压位准时，则第一 PMOS晶体管MS将被关闭(turned off)。此外，预设电压位准可以为第一 PMOS晶体管MS处在截止(cut-off)状态的临界电压。此时(时间点T3)，能隙电压参考电路200已经完成启动程序，能隙电压参考电路200在稳态时,放大器210可持续感测第一输入端与第二输入端之间的电压差，并且于第三PMOS晶体管M3的漏极可以提供能隙参考电压VBG。
[0056]值得一提的是，因为第一 PMOS晶体管MS的帮助，能隙电压参考电路200开始提供电流。在时间点T3第一 PMOS晶体管MS被关闭，可以避免第一 PMOS晶体管MS所产生的非零起动电流，因此不会影响端点220的电压稳定性。
[0057]当能隙电压参考电路200运作时，放大器210的第一输入端与第二输入端之间电压也会变化。放大器210会一直侦测两输入端的电压差，并提供一控制信号Vop_oUt给第二PMOS晶体管M2的栅极和第三PMOS晶体管M3的栅极，从而控制电流镜230，并据以调整流经第二 PMOS晶体管M2至第一 PNP型双载子晶体管Ql的路径上的电流，并调整流经第三PMOS晶体管M3至第二 PNP型双载子晶体管Q2的路径上的电流，并藉由负回授来稳定端点220的能隙参考电压VBG。
[0058]值得一提的是，本发明实施例不需要像现有技术技术额外地使用特殊偏压电路来完成启动程序，即可克服无法启动的问题。另一方面，本发明实施例可以避免现有技术偏压电路的功率消耗，且减少电路使用面积。此外，相较于传统方式，所使用的电路构造较为简单。
[0059]图4是依照本发明另一实施例的能隙电压参考电路的示意图。请参阅图4。能隙电压参考电路400的构造几乎相同于能隙电压参考电路200。两能隙电压参考电路相异之处在于，能隙电压参考电路400还包括第四PMOS晶体管MT，其中第四PMOS晶体管MT与第一 PMOS晶体管MS形成对称的配置。第四PMOS晶体管MT的栅极耦接至工作电压VDD。第四PMOS晶体管MT的源极耦接至第二 PMOS晶体管M2的栅极、第三PMOS晶体管M3的栅极和放大器210的输出端。第四PMOS晶体管MT的漏极耦接至第三PMOS晶体管M3的漏极。
[0060]当工作电压VDD开始供应电压，第四PMOS晶体管MT相较于第三PMOS晶体管M3会先被导通。当工作电压VDD的数值高于预设电压位准时，则第四PMOS晶体管MT将会被关闭。
[0061]此外，第一 PMOS晶体管MS与第四PMOS晶体管MT的构造可以相同，因此预设电压位准可以为第一 PMOS晶体管MS/第四PMOS晶体管MT处在截止状态的临界电压。
[0062]值得一提的是，配置第四PMOS晶体管MT可以使电流镜230中的第三PMOS晶体管M3加速导通速度。
[0063]综上所述，本发明实施例的能隙电压参考电路在进行启动程序时，利用PMOS晶体管的元件特性而无需额外的偏压电路，并可以避免现有技术偏压电路的功率消耗，且可减少电路面积。另一方面，相较于传统方式，所使用的电路构造较为简单，因此对于电路制程调整参数设定较为容易，从而可以改善生产良率。此外，本发明实施例的电路所使用的电路面积会比较小，因此还可以降低制造成本。
[0064]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种能隙电压参考电路，其特征在于，包括: 一工作电压； 一电流镜，耦接所述工作电压； 一第一 PMOS晶体管，耦接所述工作电压与所述电流镜；以及 一放大器，耦接所述电流镜与所述第一 PMOS晶体管， 其中当所述能隙电压参考电路被启动时，所述工作电压开始供应电压使得所述第一PMOS晶体管先被导通，而当所述工作电压大于一预设电压位准时，所述第一 PMOS晶体管被关闭，以完成一启动程序。
2.根据权利要求1所述的能隙电压参考电路，其特征在于，所述第一PMOS晶体管被导通之后，所述电流镜的多个晶体管也被导通。
3.根据权利要求1所述的能隙电压参考电路，其特征在于，所述第一PMOS晶体管被关闭后，所述电流镜的多个晶体管仍维持导通。
4.根据权利要求1所述的能隙电压参考电路，其特征在于，所述电流镜包括: 一第二 PMOS晶体管，所述第二 PMOS晶体管的栅极耦接所述第一 PMOS晶体管的源极，所述第二 PMOS晶体管的源极耦接所述工作电压与所述第一 PMOS晶体管的栅极；以及 一第三PMOS晶体管，所述第三PMOS晶体管的栅极耦接所述第二 PMOS晶体管的栅极与所述第一 PMOS晶体管的源极，所述第三PMOS晶体管的漏极耦接所述第一 PMOS晶体管的漏极，所述第三PMOS晶体管的源极耦接所述工作电压与所述第一 PMOS晶体管的栅极。
5.根据权利要求4所述的能隙电压参考电路，其特征在于，在所述第一PMOS晶体管被导通之后，随着所述工作电压的数值增加，所述第二 PMOS晶体管也被导通。
6.根据权利要求4所述的能隙电压参考电路，其特征在于，随着所述工作电压的数值增加而使所述第一 PMOS晶体管被关闭时，并且所述第二 PMOS晶体管处在导通状态。
7.根据权利要求4所述的能隙电压参考电路，其特征在于，还包括: 一第四PMOS晶体管，所述第四PMOS晶体管的栅极耦接所述工作电压，所述第四PMOS晶体管的源极耦接所述第二 PMOS晶体管的栅极、所述第三PMOS晶体管的栅极和所述放大器的输出端，所述第四PMOS晶体管的漏极耦接所述第三PMOS晶体管的漏极。
8.根据权利要求7所述的能隙电压参考电路，其特征在于，当所述工作电压开始供应电压，所述第四PMOS晶体管相较于所述第三PMOS晶体管先被导通。
9.根据权利要求7所述的能隙电压参考电路，其特征在于，当所述工作电压的数值高于所述放大器输出端为所述预设电压位准时，所述第四PMOS晶体管被关闭。
10.根据权利要求4所述的能隙电压参考电路，其特征在于，所述能隙电压参考电路在稳态时，于所述第三PMOS晶体管的漏极提供一能隙参考电压。
11.根据权利要求4所述的能隙电压参考电路，其特征在于，还包括: 一第一电阻，所述第一电阻的第一端耦接所述第一 PMOS晶体管的漏极与所述第二PMOS晶体管的漏极；以及 一第二电阻，所述第二电阻的第一端耦接所述第三PMOS晶体管的漏极。
12.根据权利要求11所述的能隙电压参考电路，其特征在于，还包括: 一第一 PNP型双载子晶体管，所述第一 PNP型双载子晶体管的射极耦接所述第一电阻的第二端，所述第一 PNP型双载子晶体管的集极和基极耦接一接地端； 一第三电阻，所述第三电阻第一端耦接所述第二电阻的第二端；以及一第二 PNP型双载子晶体管，所述第二 PNP型双载子晶体管的射极耦接所述第三电阻的第二端，所述第二 PNP型双载子晶体管的集极和基极耦接所述接地端。
13.根据权利要求1所述的能隙电压参考电路，其特征在于，所述预设电压位准为所述第一 PMOS晶体管处在截止状态的临界电压。
【文档编号】G05F1/56GK104166420SQ201310269184
【公开日】2014年11月26日 申请日期:2013年6月28日 优先权日:2013年5月17日
【发明者】林文胜 申请人:力智电子股份有限公司