基于dsp和fpga的伺服系统实时运动控制器及控制方法
【专利摘要】基于DSP和FPGA的伺服系统实时运动控制器及控制方法，涉及伺服系统运动控制领域。本发明是为了解决现有的运动控制器不能达到较高实时通信的问题。本发明所述的RS422与FPGA进行通信，时钟电路的输出端同时连接FPGA的输入端和DSP的输入端，DSP与内存空间配置模块进行通信，内存空间配置模块与FPGA进行通信，DA转换模块、DSP和FPGA通过EMIF数据总线进行数据交互，FPGA的输出端连接DA转换模块的输入端，DA转换模块的输出端连接电机的输入端，码盘信号接入电路的输出端连接FPGA的输入端，FPGA的输入或输出端连接电机控制端子驱动接口的输出或输入端。它可用于电机控制系统中。
【专利说明】基于DSP和FPGA的伺服系统实时运动控制器及控制方法
【技术领域】
[0001]本发明涉及一种基于DSP和FPGA的伺服系统实时运动控制器及控制方法。属于伺服系统运动控制领域。
【背景技术】
[0002]随着运动控制技术的不断进步和完善，运动控制器作为一个独立的工业自动化控制类产品，已经广泛应用于越来越多的产业领域，尤其在自动化控制领域更是占有主导地位。作为一种控制装置，运动控制器以中央逻辑控制单元为核心，以传感器为信号敏感元件，以电机或动力装置和执行单元为控制对象。它的主要任务是根据运动控制的要求和传感器件的信号进行必要的逻辑、数学运算，为电机或其它动力和执行装置提供正确的控制信号。
[0003]伺服系统又称随动系统，是用来精确地跟随或复现某个过程的反馈控制系统。随着生产力的不断发展，要求伺服系统向高精度、高速度、大功率方向发展，这就对其控制器提出了要求。有些伺服系统中，运动控制器需要实时的进行伺服控制，这需要以DSP和FPGA作为核心处理器，充分利用DSP高速精确和FPGA灵活的优势对控制器进行优化。
【发明内容】
[0004]本发明是为了解决现有的运动控制器不能达到较高实时通信的问题。现提供基于DSP和FPGA的伺服系统实时运动控制器及控制方法。
[0005]基于DSP和FPGA的伺服系统实时运动控制器，它包括FPGA、DSP、电机、时钟电路、DA转换模块、码盘信号接入电路、内存空间配置模块、RS422通信接口和电机控制端子驱动接口，
[0006]所述RS422通信接口的数据信号输入或输出端连接FPGA的数据信号输出或输入端，时钟电路的时钟信号输出端同时连接FPGA的时钟信号输入端和DSP的时钟信号输入端，DSP通过EMIF数据总线与内存空间配置模块进行数据交互，内存空间配置模块的内存空间配置信号输入或输出端连接FPGA的内存空间配置信号输出或输入端，DA转换模块、DSP和FPGA通过EMIF数据总线进行数据交互，FPGA的数字信号输出端连接DA转换模块的数字信号输入端，DA转换模块的模拟信号输出端连接电机的模拟信号输入端，码盘信号接入电路的电机码盘信号输出端连接FPGA的电机码盘信号输入端，FPGA的驱动信号输入或输出端连接电机控制端子驱动接口的驱动信号输出或输入端。
[0007]基于DSP和FPGA的伺服系统实时运动控制器实现的控制方法，该方法包括以下步骤:
[0008]步骤一、上位机通过RS422通信接口发送指令给FPGA7，同时，FPGA7接收电机控制
端子驱动接口的采集信号；并择一执行步骤二或步骤三；
[0009]步骤二、FPGA将接收到的指令通过DSP的外部存储器接口 EMIF数据总线传输给DSP,由DSP进行处理指令并将处理结果通过EMIF数据总线送至内存空间配置模块，同时，FFPGA7与内存空间配置模块4进行通信；DA转换模块通过EMIF数据总线接收DSP的数字信号进行数模转换得到电压模拟信号，以此控制电机，执行步骤四；
[0010]步骤三、DA转换模块将FPGA接收电机控制端子驱动接口的驱动信号进行数模转换后对电机进行控制，执行步骤四；
[0011]步骤四、采用码盘信号接入电路接收电机码盘的信号后转换为TTL电平信号接入到FPGA中，DSP按照时钟电路内的时钟信号定时通过EMIF总线读取FPGA中缓存的码盘信息并对数据进行处理，DSP处理后的数据传给FPGA，FPGA接收到的信号通过RS422通信接口回传给上位机。
[0012]本发明利用DSP和串口丰富FPGA与外部进行通信，二者之间通过DSP的EMIF总线进行通信且共同组成运动控制器的核心处理器，RS422通信接口将上位机命令传递给核心处理器，核心处理器的命令信号经过DA转换模块后得到模拟电压，用它来控制电机；电机码盘信号接入电路将电机的码盘信息传递给处理器，由DSP进行处理并发出控制信号，同时FPGA与电机控制端子驱动接口通信，组成控制回路。运动控制器作为下位机通过RS422通信接口高速接收上位机位置指令信息，实现了运动控制器实时通信的功能，同比现有的运动控制器实时通信的效率快了一倍以上。它可用于电机控制系统中。
【专利附图】
【附图说明】
[0013]图1为【具体实施方式】一所述的基于DSP和FPGA的伺服系统实时运动控制器的原理示意图，
[0014]图2为【具体实施方式】二所述的DA转换模块的原理示意图，
[0015]图3为【具体实施方式】三所述的时钟电路的原理示意图，
[0016]图4为【具体实施方式】四所述的4路模拟开关的原理示意图，
[0017]图5为【具体实施方式】五所述的码盘信号接入电路的原理示意图，
[0018]图6为【具体实施方式】六所述的内存空间配置模块的原理不意图，
[0019]图7为【具体实施方式】七所述的RS422通信接口的原理示意图，
[0020]图8为【具体实施方式】八所述的电机控制端子驱动接口的原理示意图。
【具体实施方式】
[0021]【具体实施方式】一:参照图1具体说明本实施方式，本实施方式所述的基于DSP和FPGA的伺服系统实时运动控制器，它包括FPGA7、DSP8、电机9、时钟电路1、DA转换模块2、码盘信号接入电路3、内存空间配置模块4、RS422通信接口 5和电机控制端子驱动接口 6，
[0022]所述RS422通信接口 5的数据信号输入或输出端连接FPGA7的数据信号输出或输入端，时钟电路I的时钟信号输出端同时连接FPGA7的时钟信号输入端和DSP8的时钟信号输入端，DSP8通过EMIF数据总线与内存空间配置模块4进行数据交互，内存空间配置模块4的内存空间配置信号输入或输出端连接FPGA7的内存空间配置信号输出或输入端，DA转换模块2、DSP8和FPGA7通过EMIF数据总线进行数据交互，FPGA7的数字信号输出端连接DA转换模块2的数字信号输入端，DA转换模块2的模拟信号输出端连接电机9的模拟信号输入端，码盘信号接入电路3的电机码盘信号输出端连接FPGA7的电机码盘信号输入端，FPGA7的驱动信号输入或输出端连接电机控制端子驱动接口 6的驱动信号输出或输入端。[0023]【具体实施方式】二:参照图2具体说明本实施方式，本实施方式与【具体实施方式】一所述的基于DSP和FPGA的伺服系统实时运动控制器的不同点在于，DA转换模块2包括4路DA转换芯片2-1、4路DA 二次输出缓存区2-2、4路模拟开关2_3和4路电机控制电压2_4，
[0024]所述4路DA转换芯片2-1、DSP8和FPGA7通过EMIF数据总线进行数据交互，FPGA7的数字信号输出端同时连接4路DA转换芯片2-1的数字信号输入端和4路模拟开关2-3的数字信号输入端，4路DA转换芯片2-1的缓存信号输出端连接4路DA 二次输出缓存区2-2的缓存信号输入端，4路DA 二次输出缓存区2-2的模拟信号输出端连接4路模拟开关2-3的模拟信号输入端，4路模拟开关2-3的控制信号输出端连接4路电机控制电压2-4的控制信号输入端，4路电机控制电压2-4的控制信号输出端连接电机的控制信号输入端。
[0025]本实施方式中，4路DA转换芯片2-1和4路DA 二次输出缓存区2_2在同一片芯片上，同在型号为ADG5236BRUZ的芯片UlO上。
[0026]本实施方式中，4路DA转换芯片采用型号为AD669BR的4路16bit的DA芯片实现，其输出信号作为电机的控制输出信号，芯片自带4路DA二次输出缓冲区，输出的范围是负IOV到正10V，用于对电机进行控制，其数据总线挂载在EMIF数据总线上，而控制总线则由FPGA进行控制；同时为了防止启动的时候，DA出现漂移，对电机造成影响，采用4路模拟开关ADG5236BRUZ对最终的输出电压进行选择输出。
[0027]【具体实施方式】三、参照图3具体说明本实施方式，本实施方式与【具体实施方式】一所述的基于DSP和FPGA的伺服系统实时运动控制器的不同点在于，所述时钟电路I采用型号为SN74HC12?的总线缓冲闸芯片Ul实现的，该电路包括:电容Cl、电容C2、电容C3、电阻R1、电阻R2和有源晶振OSl，
[0028]所述型号为SN74HC12?的总线缓冲闸芯片Ul的2号引脚连接电阻Rl的一端，电阻Rl的另一端同时连接有源晶振OSl的3号引脚和电阻R2的一端，电阻R2的另一端连接型号为SN74HC12?的总线缓冲闸芯片Ul的5引脚，有源晶振OSl的4号引脚同时连接电容C2的一端、电容Cl的一端和3.3V供电电源的正极+3.3V，有源晶振OSl的2号引脚连接同时电容C2、电容Cl和3.3V供电电源的电源地，型号为SN74HC12?的总线缓冲闸芯片Ul的14号引脚同时连接电容C3的一端和3.3V供电电源的正极+3.3V，电容C3的另一端同时连接3.3V供电电源的电源地、型号为SN74HC12?的总线缓冲闸芯片的I号引脚、型号为SN74HC12?的总线缓冲闸芯片Ul的4号引脚、型号为SN74HC12?的总线缓冲闸芯片Ul的10号引脚和型号为SN74HC12?的总线缓冲闸芯片的13号引脚，型号为SN74HC12?的总线缓冲闸芯片Ul的7号引脚连接3.3V供电电源的电源地，型号为SN74HC12?的总线缓冲闸芯片Ul的3号引脚作为时钟电路I的时钟信号输出端。
[0029]本实施方式中，时钟电路通过有源晶振OSl产生25MHz的时钟信号，经过总线缓冲闸连接到DSP和FPGA上，DSP和FPGA通过各自的PLL模块决定使用的时钟频率，DSP通过PLL模块对时钟进行倍频，通过倍频后，DSP内核时钟是200MHz，DSP外围时钟是50MHz，DSP的外部存储器接口总线EMIF时钟是12.5MHz，在FPGA中，没有对时钟进行倍频，直接使用了有源晶振的时钟25MHz。
[0030]【具体实施方式】四、参照图4具体说明本实施方式，本实施方式与【具体实施方式】二所述的基于DSP和FPGA的伺服系统实时运动控制器的不同点在于，4路模拟开关2-3采用型号为ADG5236BRUZ的芯片UlO实现的，所述型号为ADG5236BRUZ的芯片UlO的2号引脚连接+15V供电电源的电源地，型号为ADG5236BRUZ的芯片UlO的10号引脚连接+15V供电电源的电源地，型号为ADG5236BRUZ的芯片UlO的13号引脚连接15V供电电源的正极+15V，型号为ADG5236BRUZ的芯片UlO的5号引脚连接15V供电电源的负极-15V，型号为ADG5236BRUZ的芯片UlO的6号引脚连接-15V供电电源的电源地，型号为ADG5236BRUZ的芯片UlO的I号引脚和9号引脚均作为4路模拟开关2-3的数字信号输入端，型号为ADG5236BRUZ的芯片UlO的4号引脚和12号引脚均作为4路模拟开关2_3的模拟信号输入端，型号为ADG5236BRUZ的芯片UlO的3号引脚和11号引脚均作为4路模拟开关2_3的控制信号输出端。
[0031]本实施方式中，4路模拟开关2-3ADG5236BRUZ由控制信号INl和IN2分别控制当前选取的输出，INl = O时B = 0N，IN1 = I时A = 0N，IN信号用FPGA控制，上电的时候默认是高阻态I。
[0032]【具体实施方式】五、参照图5具体说明本实施方式，本实施方式与【具体实施方式】一所述的基于DSP和FPGA的伺服系统实时运动控制器的不同点在于，码盘信号接入电路3采用型号为AM26LS32AC的差分转换芯片U8实现的，该电路包括:电容C22、电容C23和电容C24,
[0033]所述型号为AM26LS32AC的差分转换芯片U8的3号引脚连接电容C22的一端，电容C22的另一端连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片U8的5号引脚连接电容C23的一端，电容C23的另一端连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片U8的11号引脚连接电容C24的一端，电容C24的另一端连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片U8的4号引脚连接5V供电电源的正极+5V，型号为AM26LS32AC的差分转换芯片U8的12号引脚连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片U8的16号引脚连接5V供电电源的正极+5V，型号为AM26LS32AC的差分转换芯片U8的8号引脚连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片U8的13号引脚作为码盘信号接入电路3的码盘信号输出端。
[0034]本实施方式中，码盘信号接入电路3采用4片差分转换芯片AM26LS32AC将4路电机的12个码盘的差分信号转换为TTL电平信号，每个码盘的两路差分信号分别接入型号为AM26LS32AC的差分转换芯片U8的A、B端，输出端Y与FPGA相连，在FPGA内将电机码盘输出的IObit信号进行4倍频转换为12bit的码盘信号进行输出。
[0035]【具体实施方式】六、参照图6具体说明本实施方式，本实施方式与【具体实施方式】一所述的基于DSP和FPGA的伺服系统实时运动控制器的不同点在于，内存空间配置模块4包括 SDRAM4-l、NANDFLASH4-3 和 N0RFLASH4-2，所述 SDRAM4_1、NANDFLASH4_2 和 N0RFLASH4-3均与DSP8通过EMIF数据总线进行数据交互，NANDFLASH4-3的内存空间配置信号输入或输出端与FPGA7的内存空间配置信号输出或输入端相连接。
[0036]本实施方式中内存空间配置模块4包括SDRAM、NANDFLASH和N0RFLASH，此外FPGA也用作DSP的EMIF外部内存，SDRAM、NANDFLASH、NORFLASH和FPGA都通过EMIF总线与DSP相连，所有DSP的EMIF内存空间地址以DSP为基准设计，使用电容延迟DSP启动使FPGA先于DSP配置完成，FPGA将信号分配给SDRAM、NANDFLASH和N0RFLASH，所有的EMIF外部空间片选信号都经过FPGA进行译码。系统内存空间分配如表I所示。
[0037]表I系统内存空间分配表
【权利要求】
1.基于DSP和FPGA的伺服系统实时运动控制器，其特征在于，它包括FPGA(7)、DSP(8)、电机(9)、时钟电路(1)、DA转换模块(2)、码盘信号接入电路(3)、内存空间配置模块(4)、RS422通信接口(5)和电机控制端子驱动接口(6)， 所述RS422通信接口(5)的数据信号输入或输出端连接FPGA (7)的数据信号输出或输入端，时钟电路(I)的时钟信号输出端同时连接FPGA(7)的时钟信号输入端和DSP (8)的时钟信号输入端，DSP(S)通过EMIF数据总线与内存空间配置模块(4)进行数据交互，内存空间配置模块⑷的内存空间配置信号输入或输出端连接FPGA(7)的内存空间配置信号输出或输入端，DA转换模块(2)、DSP(8)和FPGA(7)通过EMIF数据总线进行数据交互，FPGA(7)的数字信号输出端连接DA转换模块(2)的数字信号输入端，DA转换模块(2)的模拟信号输出端连接电机(9)的模拟信号输入端，码盘信号接入电路(3)的电机码盘信号输出端连接FPGA(7)的电机码盘信号输入端，FPGA(7)的驱动信号输入或输出端连接电机控制端子驱动接口(6)的驱动信号输出或输入端。
2.根据权利要求1所述的基于DSP和FPGA的伺服系统实时运动控制器，其特征在于，DA转换模块(2)包括4路DA转换芯片(2-1)、4路DA 二次输出缓存区(2_2)、4路模拟开关(2-3)和4路电机控制电压(2-4)， 所述4路DA转换芯片(2-1)、DSP (8)和FPGA (7)通过EMIF数据总线进行数据交互，FPGA (7)的数字信号输出端同时连接4路DA转换芯片(2_1)的数字信号输入端和4路模拟开关(2-3)的数字信号输入端，4路DA转换芯片(2-1)的缓存信号输出端连接4路DA 二次输出缓存区(2-2)的缓存信号输入端，4路DA 二次输出缓存区(2-2)的模拟信号输出端连接4路模拟开关(2-3)的模拟信号输入端，4路模拟开关(2-3)的控制信号输出端连接4路电机控制电压(2-4)的控制信号输入端，4路电机控制电压(2-4)的控制信号输出端连接电机的控制信号输入 端。
3.根据权利要求1所述的基于DSP和FPGA的伺服系统实时运动控制器，其特征在于，所述时钟电路(I)采用型号为SN74HC12?的总线缓冲闸芯片(Ul)实现的，该电路包括:电容Cl、电容C2、电容C3、电阻Rl、电阻R2和有源晶振OSl， 所述型号为SN74HC12?的总线缓冲闸芯片(Ul)的2号引脚连接电阻Rl的一端，电阻Rl的另一端同时连接有源晶振OSl的3号引脚和电阻R2的一端，电阻R2的另一端连接型号为SN74HC12?的总线缓冲闸芯片(Ul)的5引脚，有源晶振OSl的4号引脚同时连接电容C2的一端、电容Cl的一端和3.3V供电电源的正极+3.3V，有源晶振OSl的2号引脚连接同时电容C2、电容Cl和3.3V供电电源的电源地，型号为SN74HC12?的总线缓冲闸芯片(Ul)的14号引脚同时连接电容C3的一端和3.3V供电电源的正极+3.3V，电容C3的另一端同时连接3.3V供电电源的电源地、型号为SN74HC12?的总线缓冲闸芯片的I号引脚、型号为SN74HC12?的总线缓冲闸芯片(Ul)的4号引脚、型号为SN74HC12?的总线缓冲闸芯片(Ul)的10号引脚和型号为SN74HC12?的总线缓冲闸芯片的13号引脚，型号为SN74HC12?的总线缓冲闸芯片(Ul)的7号引脚连接3.3V供电电源的电源地，型号为SN74HC12?的总线缓冲闸芯片(Ul)的3号引脚作为时钟电路(I)的时钟信号输出端。
4.根据权利要求2所述的基于DSP和FPGA的伺服系统实时运动控制器，其特征在于，4路模拟开关2-3采用型号为ADG5236BRUZ的芯片(UlO)实现的，所述型号为ADG5236BRUZ的芯片(UlO)的2号引脚连接+15V供电电源的电源地，型号为ADG5236BRUZ的芯片(UlO)的10号引脚连接+15V供电电源的电源地，型号为ADG5236BRUZ的芯片(UlO)的13号引脚连接15V供电电源的正极+15V，型号为ADG5236BRUZ的芯片(UlO)的5号引脚连接15V供电电源的负极-15V，型号为ADG5236BRUZ的芯片(UlO)的6号引脚连接-15V供电电源的电源地，型号为ADG5236BRUZ的芯片(UlO)的I号引脚和9号引脚均作为4路模拟开关(2_3)的数字信号输入端，型号为ADG5236BRUZ的芯片(UlO)的4号引脚和12号引脚均作为4路模拟开关(2-3)的模拟信号输入端,型号为ADG5236BRUZ的芯片(UlO)的3号引脚和11号引脚均作为4路模拟开关(2-3)的控制信号输出端。
5.根据权利要求1所述的基于DSP和FPGA的伺服系统实时运动控制器，其特征在于，码盘信号接入电路(3)采用型号为AM26LS32AC的差分转换芯片(U8)实现的，该电路包括:电容C22、电容C23和电容C24， 所述型号为AM26LS32AC的差分转换芯片(U8)的3号引脚连接电容C22的一端，电容C22的另一端连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片(U8)的5号引脚连接电容C23的一端，电容C23的另一端连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片(U8)的11号引脚连接电容C24的一端，电容C24的另一端连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片(U8)的4号引脚连接5V供电电源的正极+5V，型号为AM26LS32AC的差分转换芯片(U8)的12号引脚连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片(U8)的16号引脚连接5V供电电源的正极+5V，型号为AM26LS32AC的差分转换芯片(U8)的8号引脚连接+5V供电电源的电源地，型号为AM26LS32AC的差分转换芯片(U8)的13号引脚作为码盘信号接入电路(3)的码盘信号输出端。
6.根据权利要求1所述的基于DSP和FPGA的伺服系统实时运动控制器，其特征在于，内存空间配置模块⑷包括SDRAM (4-1)、NANDFLASH (4-3)和NORFLASH (4-2)，所述SDRAM (4-1)、NANDFLASH (4-2)和 NORFLASH (4_3)均与 DSP (8)通过 EMIF 数据总线进行数据交互，NANDFLASH(4-3)的内存空间配置信号输入或输出端与FPGA(7)的内存空间配置信号输出或输入端相连接。
7.根据权利要求1所述的基于DSP和FPGA的伺服系统实时运动控制器，其特征在于，RS422通信接口(5)采用型号为MAX488ESA的接口芯片U422_l和U422_2实现的，该电路包括电容C422_l、电容C422_2、电阻R422_l、电阻R422_2、电阻R422_3、电阻R422_4和接口J422, 所述型号为MAX488ESA的接口芯片U422_l的4号引脚连接+5V供电电源的电源地，型号为MAX488ESA的接口芯片U422_l的I号引脚同时连接电容C422_l的一端和5V供电电源的正极+5V，电容C422_l的另一端连接+5V供电电源的电源地，型号为MAX488ESA的接口芯片U422_l的8号引脚连接电阻R422_l的一端，电阻R422_l的另一端连接型号为MAX488ESA的接口芯片U422_l的7号引脚，型号为MAX488ESA的接口芯片U422_l的6号引脚连接电阻R422_2的一端，电阻R422_2的另一端连接型号为MAX488ESA的接口芯片U422_l的5号引脚，型号为MAX488ESA的接口芯片U422_l 的8号引脚连接接口 J422的I号引脚，型号为MAX488ESA的接口芯片U422_l的7号引脚连接接口 J422的6号引脚，型号为MAX488ESA的接口芯片U422_l的6号引脚连接接口 J422的2号引脚，型号为MAX488ESA的接口芯片U422_l的5号引脚连接接口 J422的7号引脚，所述型号为MAX488ESA的接口芯片U422_2的4号引脚连接+5V供电电源的电源地，型号为MAX488ESA的接口芯片U422_2的I号引脚同时连接电容C422_2的一端和5V供电电源的正极+5V，电容C422_2的另一端连接+5V供电电源的电源地，型号为MAX488ESA的接口芯片U422_2的8号引脚连接电阻R422_3的一端，电阻R422_3的另一端连接型号为MAX488ESA的接口芯片U422_2的7号引脚，型号为MAX488ESA的接口芯片U422_2的6号引脚连接电阻R422_4的一端，电阻R422_4的另一端连接型号为MAX488ESA的接口芯片U422_2的5号引脚，型号为MAX488ESA的接口芯片U422_2的8号引脚连接接口 J422的8号引脚，型号为MAX488ESA的接口芯片U422_2的7号引脚连接接口 J422的4号引脚，型号为MAX488ESA的接口芯片U422_2的6号引脚连接接口 J422的9号引脚，型号为MAX488ESA的接口芯片U422_2的5号引脚连接接口 J422的5号引脚，接口 J422的3号引脚连接+5V供电电源的电源地， 型号为MAX488ESA的接口芯片U422_l的2号引脚和3号引脚与型号为MAX488ESA的接口芯片U422_2的2号引脚和3号引脚均作为RS422通信接口(5)的数据信号输入或输出端。
8.根据权利要求1所述的基于DSP和FPGA的伺服系统实时运动控制器，其特征在于，电机控制端子驱动接口(6)包括电阻1?_0411、电阻R_DA12、一号继电器(KDAl)和二号继电器(KDA2)， 所述24V供电电源的正极+24V连接电阻1^^11的一端，电阻R_DA11的另一端连接电阻R_DA12的一端，电阻R_DA12的另一端连接+24V供电电源的电源地， 一号继电器(KDAl)的I号引脚连接+24V供电电源的电源地，一号继电器(KDAl)的4号引脚连接+24V供电电源 的电源地，二号继电器(KDA2)的I号引脚连接+24V供电电源的电源地,二号继电器(KDA2)的4号引脚连接+24V供电电源的电源地，电阻R_DA12的一端、一号继电器(KDAl)的2号引脚和二号继电器KDAl的2号引脚均作为电机控制端子驱动接口(6)的驱动信号输出或输入端。
9.采用权利要求1所述的基于DSP和FPGA的伺服系统实时运动控制器实现的控制方法，其特征在于，该方法包括以下步骤: 步骤一、上位机通过RS422通信接口发送指令给FPGA(7)或者FPGA(7)接收电机控制端子驱动接口的采集信号；并择一执行步骤二或步骤三； 步骤二、FPGA(7)将接收到的指令通过DSP(8)的外部存储器接口 EMIF数据总线传输给DSP (8)，由DSP (8)进行处理指令并将处理结果通过EMIF数据总线送至内存空间配置模块(4)，同时，FPGA(7)与内存空间配置模块(4)进行数据通信；DA转换模块(2)通过EMIF数据总线接收DSP(S)的数字信号进行数模转换得到电压模拟信号，以此控制电机，执行步骤四； 步骤三、DA转换模块(2)将FPGA(7)接收电机控制端子驱动接口(6)的驱动信号进行数模转换后对电机进行控制，执行步骤四； 步骤四、采用码盘信号接入电路(3)接收电机码盘的信号后转换为TTL电平信号接入到FPGA (7)中，DSP (8)按照时钟电路(I)内的时钟信号定时通过EMIF总线读取FPGA (7)中缓存的码盘信息并对数据进行处理，DSP (8)处理后的数据传给FPGA(7)，FPGA(7)接收到的信号通过RS422通信接口(5)回传给上位机。
【文档编号】G05B19/042GK103901804SQ201410166049
【公开日】2014年7月2日 申请日期:2014年4月23日 优先权日:2014年4月23日
【发明者】薛红琳, 吴钊君, 王强, 张之万, 罗晶 申请人:哈尔滨工业大学