参考电压源电路的制作方法

本发明涉及半导体领域，特别是指一种参考电压源电路。

背景技术：

参考电压源，又称为基准电压源，是当代模拟集成电路极为重要的组成部分，它为串联型稳压电路、A/D和D/A转化器提供基准电压，也是大多数传感器的稳压供电电源或激励源。几乎在所有先进的电子产品中都可以找到基准电压源，它们可能是独立的、也可能集成在具有更多功能的器件中，基准电压源的端电压与它的电流无关。其电压总保持为某一常数或为某一给定的时间函数，基准电压源或电压参考(Voltage Reference)通常是指在电路中用作电压基准的高稳定度的电压源。随着集成电路规模的不断增大。尤其是系统集成技术(SOC)的发展，它也成为大规模、超大规模集成电路和几乎所有数字模拟系统中不可缺少的基本电路模块。

常见的基准电压源如图1所示，包含两个NMOS(MN1及MN2)，两个PMOS(MP1及MP2)，以及电阻R1、R2。两个PMOS的栅极相连，漏极与漏极相连并接电源，MP1的源极接电阻R2，MP2的源极接MN2的源极，MN2的漏极通过R1接地。MP2的栅极同时与源极短接。

R2的另一端接MN1的漏极，MN1的源极接地，同时MN1的漏极与栅极短接。MP1的源极输出参考电压(基准电压)。

上述电路中，MN2的宽长比是MN1的N倍，在R1上产生负温度系数的电流：

k是玻尔兹曼常数，T是温度，q是电荷常量。

假如MP1与MP2为相同尺寸，支路电流相等，则输出的参考电压：

VREF＝VGS_MN1+I_B*R2

电源抑制比(PSRR)是输入电源变化量(以伏为单位)与转换器输出变化量(以伏为单位)的比值，常用分贝表示。为了提高电源抑制比，传统电路经常使用共源共栅电路增加电源抑制比，但是偏置支路会消耗额外的电流，增加功耗。

技术实现要素：

本发明所要解决的技术问题是提供一种参考电压源电路，在不消耗额外电流的条件下具有更高的电源抑制比。

为解决上述问题，本发明所述的的参考电压源电路，包含：

第一～第四PMOS，第一～第三NMOS，以及第一及第二电阻。第一及第二PMOS的栅极相连，同时第二PMOS的栅极与漏极短接；第一及第二PMOS的源极相连后接电源；

第四PMOS的源极与第一PMOS的漏极相连，第四PMOS的漏极接第二电阻；

第一NMOS的栅极与第二NMOS的栅极相连，同时第一NMOS的栅极和漏极短接并接第二电阻的另一端，第一NMOS的源极接地；第二NMOS的漏极接第二PMOS的漏极；第二NMOS的源极通过第一电阻接地；

第三PMOS的栅、漏短接后接第四PMOS的栅极，第三PMOS的源极接电源，第四PMOS的漏极接第三NMOS的漏极，第三NMOS的源极接第二NMOS的源极，

第四PMOS的漏极输出参考电压。

进一步地，所述第三PMOS和第三NMOS构成偏置电路，向第四PMOS提供偏置电压。

进一步地，所述第四PMOS和第一PMOS构成级联结构，提高电流源的输出阻抗。

进一步地，所述第二NMOS的宽长比是第一NMOS的N倍，第一PMOS的宽长比是第二PMOS的M倍，第三PMOS和第四PMOS的宽长比相同，第三NMOS的的宽长比和第一NMOS的宽长比相同；所述M、N均≥1。

本发明所述的参考电压源电路，增加第四PMOS与第一PMOS组成级联结构，提高电流源的输出阻抗，第三PMOS和第三NMOS构成偏置电路，提供偏置电压。在不消耗额外电流的情况下，VREF的电源抑制比得到改善。

附图说明

图1是传统的参考电压源的电路结构示意图。

图2是本发明参考电压源的电路结构示意图，其在传统的电路架构基础上增加偏置电路。

具体实施方式

本发明所述的参考电压源电路如图2所示，包含：

第一～第四PMOS(MP1～MP4)，第一～第三NMOS(MN1～MN3)，共7个MOS管。以及第一及第二电阻(R1、R2)。第一及第二PMOS的栅极相连，同时第二PMOS的栅极与漏极短接；第一及第二PMOS的源极相连后接电源VDDA。

第四PMOS的源极与第一PMOS的漏极相连，第四PMOS的漏极接第二电阻R2。

第一NMOS的栅极与第二NMOS的栅极相连，同时第一NMOS的栅极和漏极短接并接第二电阻R2的另一端，第一NMOS的源极接地；第二NMOS的漏极接第二PMOS的漏极；第二NMOS的源极通过第一电阻R1接地。

第三PMOS的栅、漏短接后接第四PMOS的栅极，第三PMOS的源极接电源，第四PMOS的漏极接第三NMOS的漏极，第三NMOS的源极接第二NMOS的源极。所述第三PMOS和第三NMOS构成偏置电路，向第四PMOS提供偏置电压PB2。

所述第二NMOS的宽长比是第一NMOS的N倍，第一PMOS的宽长比是第二PMOS的M倍，第三PMOS和第四PMOS的宽长比相同，第三NMOS的的宽长比和第一NMOS的宽长比相同；所述M、N均≥1。

第四PMOS的漏极输出参考电压VREF。

所述第四PMOS和第一PMOS构成级联结构，提高电流源的输出阻抗。

上述参考电压源电路，增加第四PMOS与第一PMOS组成级联结构，提高电流源的输出阻抗，第三PMOS和第三NMOS构成偏置电路，提供偏置电压PB2。VREF的电源抑制比得到改善。

假设MP1和MP2的宽长比相同，均为8/4，MN1与MN3的宽长比相同，均为4/8，MN2宽长比为4×4/8，即MN2是由4个栅极的长和宽分别为4μm×8μm并联组成的MOS管。经过测量(MP3和MP3的宽长比影响可忽略)，传统的参考电压源电路的电源抑制比为41.3dB,而本发明参考电压源电路的电源抑制比达到52.5dB，增加了电源抑制比的同时，由于支路电流回到电阻R1上，功耗电流由3.7uA减少到2.6uA，减少了整体功耗。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。