专利名称：集成电路装置的制作方法
技术领域：
本发明涉及需要保存其内容的存储电路，即DRAM的集成电路。
图6的电路图示出包含以往技术的微控制器的电路。在以往的电路结构中，包括CPU1的微控制器和DRAM2不是在同一芯片上形成，而是把在不同芯片上分别形成的CPU1及DRAM2组合起来使用。另外，超高速缓冲存储器6也不是和DRAM2在同一芯片上形成，而是和CPU1在同一芯片上形成。
在这样的系统结构中，在为实现低功耗而转到使CPU1及DRAM2双方都停止的模式(待机模式)时，使用者必须顺序地进行以下的处理。
以往处理1，进行超高速缓冲存储器6的净化(purge)处理。
以往处理2，通过在DRAM控制器中进行存取，把DRAM2设定在自更新模式，使其进行用于保持DRAM2的存储内容的工作，以往处理3，转到停止CPU1的工作的模式，停止CPU1的工作。
例如，在以往处理2和以往处理3之间进入中断时，当处于自更新模式下的DRAM2是不能存取的状态时，CPU1仍然为正在工作的状态。在这样的情况下，有可能从CPU1向不能应答的DRAM2发出存取请求。必须回避变成这样矛盾的状态。
为此，使用者在上述处理之际，就要采取把图6所示电路成为禁止中断状态等对策，必须预先防止在以往处理1～以往处理3之间的中途状态下进行通常的处理。采取这样的对策对于使用者来讲是一种负担，还存在微控制器的操作性不好的问题。
本发明从以上问题出发，目的在于提供具备对处理电路及存储电路的工作进行控制的控制电路而且操作性好的集成电路装置。
本发明的第一方面所述的集成电路装置具备在被给与待机请求之际停止发生同步信号的同步信号发生电路、接受上述同步信号的同时执行指令的处理电路、在接受上述同步信号的同时工作而在接受了自控制请求时独立地进行自身内容保持工作的存储电路、在通过从上述处理电路给与自身的写入信号所给与的值表示第1逻辑时进行上述自控制请求以及上述待机请求的顺序授给的控制电路。
本发明的第二方面所述的集成电路装置是在本发明的第一方面所述的集成电路装置中还具备超高速缓冲存储器，在上述值表示上述第1逻辑之际，上述控制电路在进行上述顺序的授给之前对该超高速缓冲存储器进行净化处理。
本发明的第三方面所述的集成电路装置是在本发明的第二方面所述的集成电路装置中，上述控制电路在进行上述净化处理及上述顺序的授给之际，切断对自身的中断请求。
本发明的第四方面所述的集成电路装置是在本发明的第一方面所述的集成电路装置中，上述控制电路在上述值表示第2逻辑之际，通过把由自身产生的允许信号的逻辑置为“不允许”，选择性地切断上述同步信号至上述处理电路的输入。
图1是示出本发明实施例的微控制器结构例的电路图；图2是示出实施例的存储器控制器结构例的电路图；图3是示出关于实施例的微控制器进行的超高速缓冲存储器的净化处理的信号输入输出例的电路图；图4是更详细地示出图2所示存储器控制器结构例的电路图；图5是示出有关图4所示的存储器控制器功能的条件构成例的图表；图6是示出以往的微控制器的电路图。
发明的实施例本实施例中，示出具备控制电路的集成电路装置，该控制电路通过顺序地把自控制请求和待机请求分别给与存储电路及同步信号发生电路，使存储电路进行保持自身内容的工作以后，停止同步信号发生电路。和以往技术相同的构成、结构标注相同的参考符号。
图1的电路图示出基于本实施例的微控制器的结构例。如该图所示，在单一的芯片T上形成CPU1和DRAM2。下面，说明图1所示的电路结构的概要。
CPU1、DRAM2、缓冲器4、存储器控制器(MC)5及超高速缓冲存储器6连接在内部数据总线B1上。CPU1能够与DRAM2及超高速缓冲存储器6进行存取。缓冲器4连接内部数据总线B1和外部数据总线B2，CPU1能够通过缓冲器4与芯片T外部的设备进行存取。另外，从芯片T外部能够与DRAM2及超高速缓冲存储器6进行存取。包含图6所示的定时器等的周边电路与本发明的特征无关，因此省略说明以及在图1中的图示。
有关以上结构要素的总线存取的控制由存储器控制器5进行。总线存取的控制是基于以往的控制方法的，因为不是本发明的本质故省略说明。存储器控制器5在进行后述的净化处理之际，向DRAM2以及超高速缓冲存储器6给出地址并控制这些电路。有关地址的箭头上标注了“ad”。其状态在图1中用从存储器控制器5向DRAM2及超高速缓冲存储器6分支的箭头表示。
下面，说明在芯片T上集成的电路的功能。首先说明CPU1。CPU1是与来自时钟发生器(CG)3的时钟信号CLK同步工作的电路，在自身被输入了中断请求时，中断指令的执行，把程序计数值和CPU1的状态等信息退避到预定的寄存器后，开始执行预定地址中的指令。对于中断请求的这些处理是基于以往的处理方法的，因不是本发明的本质故省略说明。另外，CPU1根据由时钟发生器3给与的内部唤醒(wake-up)信号WKUP及内部复位请求RST的输入进行自身状态的初始化。
接着，说明DRAM2以及超高速缓冲存储器6的功能。DRAM2及超高速缓冲存储器6和CPU1同样地，与时钟发生器3的时钟信号CLK同步工作。但为了实现依靠DRAM2自身进行的独立的更新工作，在DRAM2中还具备与时钟信号CLK不同步的更新用的计数器。
对DRAM2进行更新的模式有自动更新模式和自更新模式。所谓自动更新模式指的是根据来自存储器控制器5的自动更新请求D1进行更新工作的模式。
另一方面，所谓自更新模式是根据自更新请求D2由DRAM2内的自更新用计数器进行更新工作的模式。在自更新模式中，无论到达DRAM2的输入信号如何，都仅用自更新用计数器进行更新工作。
超高速缓冲存储器6在本实施例中是拷贝回(copy back)(写回(write back))方式，以其方式为前提进行说明。不过，并不是限定于拷贝回方式，也可以是写入通过方式。DRAM2及超高速缓冲存储器6用内部复位请求RST进行初始化。
接着，说明时钟发生器3。时钟发生器3是以来自外部的未图示的时钟输入为基础生成芯片T内部的时钟信号CLK的电路。时钟发生器3一旦从存储器控制器5输入了待机请求D3，则停止时钟振荡，同时使经由待机端子T2给予的逻辑成为“0”。这是为了在后述的待机模式中在外部示明“是待机状态”。
还有，时钟发生器3若经由端子T3输入外部唤醒请求则再次开始时钟振荡。在时钟振荡稳定后，时钟发生器3把内部唤醒请求WKUP给与CPU1、DRAM2以及存储器控制器5，同时把经由待机端子T2给出的信号的逻辑置为“1”。时钟发生器3在经由端子T2输入外部复位请求时也再次开始时钟振荡，在这种情况下输出内部复位请求RST。
对于内部唤醒请求WKUP和内部复位请求RST的区别进行说明。内部复位请求RST对接受了该请求的全部电路的状态进行初始化。另一方面，在接受了内部唤醒请求WKUP的电路中既有被初始化了的、也有未被初始化了的电路。
CPU1根据内部复位请求RST或内部唤醒请求WKUP的输入进行初始化。然后，在内部复位请求RST的输入之际，从位于内部复位请求RST中固有地址处的指令开始执行，而在内部唤醒请求WKUP的输入之际，从位于内部唤醒请求WKUP中固有地址处的指令开始执行。
DRAM2在接受了内部唤醒请求WKUP之际，从自更新模式转向自动更新模式，但是，在接受了内部复位请求RST时初始化了自身的状态后，按自动更新模式工作。
其次，说明存储器控制器5。存储器控制器5与来自时钟发生器3的时钟信号CLK同步地进行工作。另外，存储器控制器5还独自承担芯片T内部的总线存取控制和有关芯片T内部及外部往来信号的总线存取控制。
图2是示出图1所示的存储器控制器5的结构的电路图。存储器控制器5中具备自动更新用计数器RC和MC工作电路5a。MC工作电路5a包含总线操作控制电路BOC以及低功耗控制电路LECC。低功耗控制电路LECC中内装有低功耗控制寄存器RG。根据这样的电路结构，在通常情况下存储器控制器5用自动更新用计数器RC，进行DRAM2的更新。
详细的说明后面进行，在此叙述存储器控制器5执行的功能的概要。存储器控制器5用总线操作控制电路BOC进行超高速缓冲存储器6的净化处理。存储器控制器5能够经由内部数据总线B1从CPU1存取。另外，用来自时钟发生器3的内部复位请求RST进行初始化。
存储器控制器5如图1所示，是输出CPU用时钟屏蔽(clock mask)信号CMS1、超高速缓冲存储器用时钟屏蔽信号CMS2以及DRAM用时钟屏蔽信号CMS3的电路。所谓时钟屏蔽信号是时钟信号的允许信号。存储器控制器5通过输入经由端子T1的中断请求、内部复位请求RST、内部唤醒请求WKUP中的任一个，把CPU用时钟屏蔽信号CMS1的逻辑置为“1”。
下面，在依据上述各电路的功能的基础上，说明图1所示的微控制器的处理工作。本发明的集成电路中，通过使用者变更存储在存储器控制器5内部装有的低功耗控制寄存器RG中的值这种极其简易的操作，能够把CPU1及DRAM2转向低功耗模式。
低功耗模式中存在着CPU睡眠(sleep)模式及待机模式2种。所谓CPU睡眠模式是通过切断CPU1和时钟信号CLK而仅停止CPU1的模式。另一方面，所谓待机模式是完全停止时钟发生器3的时钟振荡而仅进行DRAM2的内容保持的模式。
在CPU睡眠模式中，节约了CPU1应该消耗的那部分功率。由于只有CPU1停止，因此能够从芯片T外部进行对DRAM2的存取。另一方面，在待机模式中，由于完全停止时钟振荡，因此，芯片T总体的功耗与为了DRAM2的内容保持进行的自更新工作所需要的功耗几乎相等。
在本实施例的微控制器中，当存储在低功耗控制寄存器RG中的值为“10”时，转向CPU睡眠模式，为“11”时转向待机模式。然而，这样的值终究是示例，当然可以使用“10”、“11”以外的值。还有，低功耗控制寄存器RG的值在被给与内部复位信号RST时设定为“00”。
首先，说明有关CPU睡眠模式的电路工作，然后说明待机模式。为了转向CPU睡眠模式，使用者使CPU1执行向低功耗控制寄存器RG中写入“10”的指令。CPU1为执行该指令，对存储器控制器5输出低功耗控制寄存器RG的地址，同时，经由内部数据总线B1把数据“10”写入到低功耗控制寄存器RG中。
于是，图2所示的低功耗控制电路LECC判断低功耗控制寄存器RG的“10”，把输入到图1所示的AND门10一个输入端子上的CPU用时钟屏蔽信号CMS1的逻辑置为“0”。这里，AND门10是为了切换向CPU1输入的时钟信号CLK的导通/切断而设置的。
由于AND门10在其一个输入端子上被输入了“0”，因此，从时钟发生器3输入到AND门10另一个输入端子上的时钟信号CLK不能传送到CPU1。由此，CPU1停止，抑制了CPU1中的功耗。
为了从CPU睡眠模式恢复过来，首先，使用者经由端子T1把中断请求输入到存储器控制器5中。存储器控制器5接受该信号后，把CPU1用时钟屏蔽信号CMS1的逻辑置为“1”并输入到AND门10，再次把时钟信号CLK供给CPU1。CPU1在恢复时钟信号CLK的供给的同时开始工作，进行用于执行经由端子T1输入到自身的中断请求的处理。
接着，说明转到待机模式的顺序。首先，使用者使CPU1执行向低功耗控制寄存器RG中写入“11”的指令。于是，在转移顺序1中存储器控制器5判断出“11”，把CPU1用时钟屏蔽信号CMS1的逻辑置为“0”。由此，停止时钟信号CLK向CPU1的供给，CPU1停止工作。于是，不从CPU1发生新的总线存取请求。另外，即使有中断请求也不执行中断处理。
接着，在转移顺序2中，存储器控制器5通过给出净化请求D4进行超高速缓冲存储器6的净化处理。由于超高速缓冲存储器6是拷贝回方式，因此有可能发生DRAM2中只有旧数据而只在超高速缓冲存储器6中存在着最新数据的状态。把这样的数据称为“脏”(dirty)数据。在把登记于超高速缓冲存储器6中的数据无效化之际，需要进行把该“脏”数据从超高速缓冲存储器6返回到DRAM2中的处理。为此，关于“脏”数据，存储器控制器5进行以下的处理。
图3是例示了净化处理之际信号互相往来状况的电路图。首先，存储器控制器5把自身的超高速缓冲存储器入口地址计数器CEAE的内容返回到初始状态。而且，按每个超高速缓冲存储器6的入口，把超高速缓冲存储器入口地址计数器CEAC的入口地址输出到超高速缓冲存储器6。所谓入口，是超高速缓冲存储器的登记单位。
超高速缓冲存储器6把对应于所输入的入口地址的“脏”信号及特征(tag)地址输出到存储器控制器5。另外，超高速缓冲存储器6还向内部总线B1输出“脏”信号及特征地址对，即数据。
所谓“脏”信号是用“0”、“1”表示是否应把已被输出的数据向内部总线B1写返的信号。用存储器控制器5根据该“脏”信号判别是否应该写返。在判断为需要写返之际，把入口地址和特征地址连接起来。按照连接起来构成的地址把内部总线B1的数据写入到DRAM2中。该写入根据写请求进行。
通过对所有的入口进行以上的处理，结束“脏”数据的写返。然后，依据有效位清除请求进行有效位的清除。有效位是按每个入口表示是否存在有效数据的位。通过以上一系列的电路工作，完成了超高速缓冲存储器6的净化处理。
以上对使用拷贝回方式的超高速缓冲存储器6进行了说明，但是，在写通过方式的情况下不需要“脏”数据的写返。在这种情况下，也需要存储器控制器5进行超高速缓冲存储器6的有效位的净化这样的清除处理，这一点没有改变。
还有，在待机模式中也使用了保持内容的超高速缓冲存储器的情况下，没有必要进行净化处理。在这种情况下，不需要转移顺序2的处理。
在转移顺序2中完成了保存在超高速缓冲存储器中的数据的写返后，在转移顺序3中存储器控制器5根据自更新请求D2把DRAM2转向自更新模式。通过转移顺序2及转移顺序3的处理，做好了停止向DRAM2及超高速缓冲存储器6供给时钟信号CLK的准备。
接着，在转移顺序4中，存储器控制器5把超高速缓冲存储器用时钟屏蔽信号CMS2和DRAM2用时钟屏蔽信号CMS3都置为“0”。由此，AND门11、12的输出值为“0”，超高速缓冲存储器6及DRAM2与时钟信号CLK断开。
接着，在转移顺序5中，存储器控制器5把图1所示的待机请求D3给与时钟发生器3。时钟发生器3接受待机请求后停止时钟振荡，同时，通过把待机端子T2置为“0”把已成为待机状态通知到芯片外部。
在转移顺序1～转移顺序5中，存储器控制器5不接受其它的总线操作及中断。由此，避免了陷入虽然DRAM2不能存取但CPU1仍在运转中这样的半途而废的状态。
在转移顺序2中由于存储器控制器5自动地进行净化处理，因此使用者不必进行用于净化处理的以往的操作。由此，减轻了使用者的负担。
接着，说明从待机模式的恢复顺序。恢复顺序是根据经由端子T3的外部唤醒请求的输入而开始的。
恢复顺序1，若对自身输入外部唤醒请求，则时钟发生器3再次开始时钟振荡。这时，内部唤醒请求WKUP是“0”，通过把该信号输入到一个输入端子上的AND门13，时钟信号CLK仍不能输入到存储器控制器5中。另外，时钟发生器3把经由待机端子T2给与的信号的逻辑置为“1”，通知芯片T的外部已从待机状态退出。
恢复顺序2，时钟发生器3在时钟振荡稳定以后把内部唤醒信号WKUP的逻辑置为“1”。由此，对存储器控制器5供给时钟信号CLK，正常工作开始。还有，DRAM2通过内部唤醒请求WKUP为1，从自更新模式转到自动更新模式。
恢复顺序3，存储器控制器5把CPU用时钟屏蔽信号CMS1、超高速缓冲存储器用时钟屏蔽信号CMS2以及DRAM用时钟屏蔽信号CMS3全部置为“1”，向CPU1、DRAM2以及超高速缓冲存储器6给出时钟信号CLK。
恢复顺序4，CPU1执行唤醒处理。
以上是关于CPU睡眠模式及待机模式的电路工作。下面，详细地说明本发明主要的存储器控制器5的结构。
图4是例示了存储器控制器5的结构的电路图。总线操作控制电路BOC和CPU1、DRAM2、超高速缓冲存储器6以及存在于芯片T外部的外部接口(I/F)电路之间相互进行控制信号的往来，从这些电路或向这些电路进行地址的输入输出。自动更新请求D1从总线操作控制电路BOC输出。
低功耗控制电路LECC根据来自总线操作控制电路BOC的低功耗寄存器(RG)的写入信号，把值写入到低功耗寄存器RG中。
低功耗控制电路LECC中具备的CPU睡眠模式位bit1及待机模式位bit2的与非信号成为CPU用的时钟屏蔽信号CMS1。即，通过设置CPU睡眠模式位bit1或待机模式位bit2的任一个，CPU用的时钟屏蔽信号CMS1成为“0”，从而切断时钟信号向CPU1的供给。另外，待机模式位bit2的逻辑作为进行向待机模式的转移处理的指示，输出到总线操作控制电路BOC。
低功耗控制电路LECC中具备的净化处理请求位bit3的逻辑作为对总线操作控制电路BOC的净化处理请求如箭头那样输出到BOC。总线操作控制电路BOC在净化处理请求的逻辑表示为“贯彻”时，进行超高速缓冲存储器6的有效位的清除及“脏”数据的写返，完成一系列净化处理。在净化处理结束时向低功耗控制电路LECC通知净化处理结束。
总线操作控制电路BOC在待机模式位bit2被设置期间，将不接受除去有关基于净化处理请求位bit3的逻辑的净化处理请求的总线操作之外的任何总线操作。
低功耗控制电路LECC还具备自更新请求位bit4、DRAM及超高速缓冲存储器用的时钟屏蔽请求位bit5、待机请求位bit6。用这些逻辑，分别给出自更新请求D2、超高速缓冲存储器用的时钟屏蔽CMS2、DRAM用的时钟屏蔽CMS3和待机请求D3。
图5是关于位bit1～bit6的设置条件及清除条件的图表。所谓设置条件是任意位的表示逻辑例如被设定为“1”，所谓清除条件是被设定为“0”。根据该图表所示的条件，bit1～bit6各个位所示逻辑由低功耗控制电路LECC中具备的电路决定。
该图表所示的“and(与)”表示在条件齐备时把位的值设定。“or(或)”表示在多个条件中某一个成立时把位的值清除。另外，所谓“周期”表示时钟信号的1个周期。
图5中的条件1中断请求or(或)内部唤醒请求WKUP or(或)内部复位请求RST。
图5中的条件2内部唤醒请求WKUP or(或)内部复位请求RST。
具备包含有以上功能的总线控制电路BOC及低功耗控制电路LECC的MC工作电路5a，能够通过使用Verilog-HDL等进行功能所述而进行设计。
在本发明的微控制器中，由于仅进行把值向低功耗控制寄存器RG写入这样简单的操作，故能够节约功率。在打算把集成了CPU1及DRAM2的芯片T作为存储器使用时，作为CPU睡眠模式可以停止不需要工作的CPU1。
另外，当不需要芯片T上的电路时，即使用待机模式完全地停止时钟信号CLK的产生，也能保持DRAM2的内容。由此所需的处理由存储器控制器5根据写入到低功耗控制寄存器RG中的值自动地进行。
依据以上的结构，使用本发明的微控制器的使用者的负担将比以往大为减轻。
若依据本发明的第一方面所述的结构，则用控制电路自动地实现顺序地进行存储电路中的内容保持工作和处理电路的停止。使用者可以仅进行把值的逻辑作为第1逻辑这样简单的操作。完成了顺序地授给的状态下的集成电路装置的功耗几乎等于保持工作所需的那部分功耗，提供了不用麻烦使用者而简易地完成功耗的降低、并且操作性好的集成电路装置。
若依据本发明的第二方面所述的结构，则在用超高速缓冲存储器辅助存储电路以谋求集成电路装置的高速化时，控制电路代替使用者进行净化处理。因此，省去了使用者进行净化处理的麻烦。
若依据本发明的第三方面所述的结构，则通过中断请求的切断，能够自动地避开处理电路例如对于不能应答的存储装置进行存取这样半途而废的状态。从而，使用者不必进行以往所必须的用于切断中断请求的操作，减轻了使用者的负担。
若依据本发明的第四方面所述的结构，则在打算把集成电路装置总体作为存储装置使用时，能够有选择地停止不需要工作的处理电路。由此，有选择地节约了无用功耗。
权利要求
1.一种集成电路装置，其特征在于，具备在被给与待机请求之际停止发生同步信号的同步信号发生电路；接受所述同步信号的同时执行指令的处理电路；在接受所述同步信号的同时工作，而在接受了自控制请求时独立地进行自身内容保持工作的存储电路；在通过从所述处理电路给与自身的写入信号所给与的值表示第1逻辑时，进行所述自控制请求以及所述待机请求顺序授与的控制电路。
2.根据权利要求1所述的集成电路装置，其特征在于，还具备超高速缓冲存储器，在所述值表示所述第1逻辑之际，所述控制电路在进行所述顺序的授与之前对该超高速缓冲存储器进行净化处理。
3.根据权利要求2所述的集成电路装置，其特征在于，所述控制电路在进行所述净化处理及所述顺序的授与之际，切断对自身的中断请求。
4.根据权利要求1所述的集成电路装置，其特征在于，所述控制电路在所述值表示第2逻辑之际，通过把由自身产生的允许信号的逻辑置为“不允许”，有选择地切断所述同步信号至所述处理电路的输入。
全文摘要
提供具备控制处理电路及存储电路的工作的控制电路,并且操作性好的集成电路装置。如果从CPU1向控制器5中具备的寄存器RG写入“10”,则输入到门10一个输入端子上的CPU用的时钟屏蔽信号CMS1的逻辑为“0”,时钟信号CLK被门10切断不能传到CPU1上。由此,CPU1停止,抑制了CPU1中的功耗。为了从该状态恢复,使用者经由端子T1把中断请求输入到控制器5上。
文档编号G05B15/02GK1186275SQ9711129
公开日1998年7月1日 申请日期1997年5月23日 优先权日1996年10月29日
发明者岩田俊一, 佐藤贡 申请人:三菱电机株式会社