一种强噪声条件下微弱信号提取及数字处理系统的制作方法
【技术领域】
[0001] 本实用新型涉及微弱信号检测领域，特别指一种利用现场可编程逻辑阵列门 (FPGA)从强噪声条件下微弱信号提取及数字处理系统。
【背景技术】
[0002] 普遍情况下，微弱信号检测，锁相放大是很有效方法，而相干检测法是锁相放大的 核心。其基本方法是先把有用信号和差化积到直流，然后做较低的低通滤波，使得与有用信 号频率不同的噪声大部分被滤除，很大幅度地提高信噪比。对于模拟锁相放大器而言，采用 模拟相敏检测器件总会存在一个DC直流分量，这对于微小信号的检测，带来的误差是致命 的。
[0003] 同时，在大多数系统中，噪声的分布都呈Ι/f特性，很多应用都会把调制频率提 高，以得到较高的信噪比，模拟锁相放大器通常是根据频率来分段而采用不同的技术方案 以更佳的性能，比如在1-200KHZ的应用频率范围内，常会选择1-10ΚΗζ，10ΚΗ Ζ-100ΚΗζ， 100ΚΗζ-200ΚΗζ等几个段来分别提取信号，难以在较宽的范围内自动适应应用频率。
[0004] 综合以上两种技术后实现的微弱信号提取装置通常具有较佳的技术性能，但这在 实现成本上可能带来两方面的问题，一是需要昂贵的器件来达到上述功能，性价比不高；二 是所用器件较多会使电路板体积增大，该装置作为系统的部件来使用时，工程适用性较差。 【实用新型内容】
[0005] 本实用新型要解决的技术问题是针对上述现有技术的不足，提供一种可以有效解 决模拟锁相放大器的零点漂移和带宽问题，并获得优于模拟锁相放大器的技术指标，同时， 将微弱信号处理的核心算法集中在一片可编程门阵列芯片上，兼具低成本和小体积的优点 的强噪声条件下微弱信号提取及数字处理系统。
[0006] 本实用新型采取的技术方案如下：一种强噪声条件下微弱信号提取及数字处理系 统，包括前置放大电路、FPGA可编程电路及外围电路，其中，上述前置放大电路包括依此连 接的电流转电压型的跨阻放大器、具有差分输入的高带宽增益积电压放大器及可编程增益 放大器；上述FPGA可编程电路包括数字同步环、内外参考信号单元切换开关、相敏检测器、 低通滤波器、矢量运算电路、接口控制状态机及工频数字陷波器；上述外围电路包括24位 Σ - Λ型AD单元、正弦波转方波单元、TTL串口模块、第一 16位DA单元一及第二16位DA单 元；被测信号经高增益带宽积放大器放大之后，进入可编程增益放大器内，形成24位Σ-Λ 型AD单元能够识别的信号电平，并经工频数字陷波器进入相敏检测器，使输入信号的频谱 发生迀移，经过低通滤波器，将高频成分滤掉，得到该信号的直流表达形式，经过矢量运算 电路后，分别得到该信号在两组正交参考信号下的幅度值，同时，矢量运算电路并行计算出 该信号的相角值和模值，通过工频数字陷波器、TTL串口模块，实时对TTL串口模块进行读 写，将当前信号的参数提取出来。
[0007] 优选地，所述的数字同步环是二阶带宽自适应全数字锁相环，包括数字鉴频鉴相 器、PI控制器、环路滤波器及数控振荡器；输入频率经过数字鉴频鉴相器后，其相位大小和 方向信号输入到PI控制器，PI控制器将当前的比例参数和积分参数输出给数控振荡器， 控制数控振荡器的输出，并且，输入的频率信号经过环路滤波器后，滤除输入的高频噪声部 分，反馈到数字鉴频鉴相器，以进行下一次的频率同步。
[0008] 优选地，所述的数字鉴频鉴相器包括两个D触发器及一个与门，两个D触发器的数 据端预置1，两个时钟端分别与输入和输出的频率信号相连，与门的输出分别接入两个D触 发器的清零端，两个D触发器的输出端分别反映相位的超前和滞后情况，定性判断相位超 前和滞后，并获得精确的相角。
[0009] 优选地，所述的PI控制器包括偏差电路、比例电路和积分电路；偏差电路为一个 减法器，被减数为锁相环频率的理论固定值，减数为锁相环当前的频率值；比例电路由一个 时序减法器和乘法器组成，分别用两个寄存器来寄存当前采样时钟下的频率值和上一个时 钟下的频率值，时钟上升沿到来时更新一次频率值，当前时钟周期的频率值作为减数，下一 个时钟周期的频率值作为被减数，将减法器的结果作为被乘数输入到乘法器的输入端，比 例系数作为乘数与减法器相乘之后，经过两个时钟周期的时延，比例电路输出结果；积分电 路的实现方式是采用较高的采样时钟，利用求和来代替积分的方式实现，将偏差电路直接 乘以系统积分系数就是积分电路；时序上，比例电路是分别在两个不同的时钟周期下采样 得到的值，与积分电路和比例电路存在两周期的时延，中间加入两级D触发器做二级流水 线来衔接积分电路和比例电路。
[0010] 优选地，所述的环路滤波器为二阶环路滤波器，性能参数
其中Cp (：2表示环路滤波器系数，ξ为环路的阻尼系数，设置为0.707, ω "为 环路的自然角频率，〇. 444Χ IO6 (rad/s)〈 ω η〈8. 484Χ IO6 (rad/s)，K为环路的总增益，设置 为1，T为数据采样周期，由时钟决定；根据这些参数，首先产生一个周期为12个时钟周期的 计数器，将该计数器的输出端接入到控制积分累加器的输入端，起控制累加器的时钟周期 和积分累加时刻的作用，计数器计数到9的时候，滤波系数C 1的值作为累加器的初始值，计 数器计数到10的时候，滤波系数C2的值作为累加器的初始值，计数器计数到11的时候，产 生频率字更新信号，同时锁存累加器的值。
[0011] 优选地，所述的数控振荡器包括频率控制字计数器和ROM存储单元，数控振 荡器的频率字Λ Θ、输出频率^ut、系统时钟频率fs、频率字位宽Bdds之间的关系式
频率控制字计数器为加 Λ Θ计数器，系统时钟频率fs固定，不断改变 Λ Θ的值，输出频率也随之改变，频率控制字计数器的参数由频率字更新信号实时更 新，输出频率即为数控振荡器的输出频率，波形数据用ROM存储单元事先存储好，波形 形式设置为正弦波。
[0012] 优选地，所述的内外参考信号单元切换开关包括两通道数据选择器和内参考DDS 发生器，内参考发生器采用逻辑复制的方式来完成，输出形式为4路分别两两正交的正弦 波；所述的相敏检测器为有符号数字乘法器，乘法器结果输出延时两个时钟周期；乘法器 的乘数为数字同步环的输出结果，被乘数为A/D转换单元的输出结果。
[0013] 优选地，所述的低通滤波器为自适应滤波器，包括参数可调的FIR滤波器及滤波 自适应电路；所述的FIR滤波器乘加结构，由乘法器、加法器及寄存器组成；利用matlab工 具，设定采样频率和截止频率，采用等波纹设计法，求出FIR的抽头系数组，并对抽头系数 组的元素进行Q 15量化，即将浮点数转化成适合FPGA硬件结构的定点数，同时，将乘法器、加 法器及寄存器采用逻辑复用的方法复制N个；采用和抽头系数组元素个数相当的N个寄存 器将A/D转换单元的输出在N个时钟周期下分别将其存储下来，第1个时钟周期，乘法器的 乘数端为抽头系数组的第1个元素，被乘数端为第1个时钟周期下A/D转换单元的输出，第 2个时钟周期，乘法器的乘数端为抽头系数组的第2个元素，被乘数端为第2个时钟周期下 A/D转换单元的输出，同时，将第1个时钟周期下乘法器的结果用寄存器寄存起来，第3个时 钟周期，乘法器的乘数端为抽头系数组的第3个元素，被乘数端为第3个时钟周期下A/D转 换单元的输出，同时，将第2个时钟周期下乘法器的结果用寄存器寄存起来，第4个时钟周 期，乘法器的乘数端为抽头系数组的第4个元素，被乘数端为第4个时钟周期下A/D转换单 元的输出；同时，将第3个时钟周期下乘法器的结果用寄存器寄存起来，并将第1、第2个时 钟周期下乘法器的输出结果之和用加法器起来，对中间数据进行N级流水线后，以此类推， 直到第N+3个时钟周期，FIR的滤波结果通过加法器的复制寄存器输出。
[0014] 优选地，所述的矢量运算电路在包括坐标旋转数字计算、算法的相角运算电路和 模运算电路。
[0015] 优选地，所述的Σ - Λ型AD单元采样率至少为1Mbps，时序控制由FPGA可编程电 路2完成；正弦波转方波单元包括超高速电压比较器及至少二个电容电阻，TTL串口模块由 TTL电平转换芯片及DB9孔座子组成，将矢量运算电路的结果用数字量的形式输出，第一 16位DA单元将经过矢量运算电路的结果用模拟量的形式输出，第一 16位DA单元将内参考 信号用模拟量的形式输出。
[0016] 本实用新型的有益效果在于：
[0017] 本实用新型可以有效解决模拟锁相放大器的零点漂移和带宽问题，并获得优于模 拟锁相放大器的技术指标，同时，将微弱信号处理的核心算法集中在一片可编程门阵列芯 片上，兼具低成本和小体积的优点。
【附图说明】
[0018] 图1为本实用新型的电路原理示意图。
[0019] 图2为图1中数字同步环的方框原理图。
[0020] 图3为图1中低通滤波器的方框原理图。
【具体实施方式】
[0021] 下面将结合附图对本实用新型作进一步描述：
[0022] 如图1至图3所示，本实用新型采取的技术方案如下：一种强噪声条件下微弱信号 提取及数字处理系统，包括前置放大电路UFPGA可编程电路2及外围电路3,其中，上述前 置放大电路1包括依此连接的电流转电压型的跨阻放大器11、具有差分输入的高带宽增益 积电压放大器12及可编程增益放大器13 ;上述FPGA可编程电路2包括数字同步环21、内 外参考信号单元切换开关23、相敏检测器24、低通滤波器