专利名称：多端口ram存储装置的制作方法
技术领域：
本发明涉及一种多端口RAM存储装置，特别是涉及一种用作电信交换设备的交换网络中的语音存储器的多端口RAM存储装置。
图1示出了一种常规的多端口RAM存储装置，其中，RAM存储装置1*包括多个端口或者端子。根据图1，在这种情况下，数据输入信号DIN通过写端子40(WP，写端口)被存入一个未示出的RAM存储器装置1*的存储单元。为了通过多个端子分开读取，可以例如向地址/控制端子20、21、22和23(ACP，地址控制端口)施加所属的地址信号Adr0至Adr3，相应的数据输出信号DOUT0至DOUT3在所属的读端子30、31、32和33(RP，读取端口)输出。采用这种方式可以使多个驱动单元通过多个端子或者端口访问RAM存储装置的单个存储单元。在这种情况下，RAM存储装置是一个可选择性地写/读的存储装置(RAM，随机存取存储器)。
然而这种常规的多端口RAM存储装置的不足之处在于要求非常大的面积以及布线费用高。因此，这种多端口RAM存储装置，特别是作为集成器件的生产成本很高。另外，这种固定布线的多端口RAM存储装置功率损失非常高，这就是为什么该装置不能特别地用来实现其中有语音存储器的交换网络。
另外，如图2大致所示，在文件DE 197 09 210 A1中公开了一种存储器电路。在这种情况下，采用一个所谓的单端口RAM存储单元1(单端口RAM)、一个复用器单元M和多个缓存装置P可以构成一个多端口RAM存储装置或者多端子存储器装置。在这种情况下，通过一个双向数据总线，数据输入信号和数据输出信号都可以从各自的缓存器P向单端口RAM存储单元1的写端子4或者读端子3传送。复用器M根据提供时钟T将多个地址信号Adr0至Adr3中的一个向RAM存储单元1的公共地址/控制端子2转接。以这种采用成本优惠的单端口RAM存储单元1(单端口RAM)的方式获得多端子RAM存储装置。但是在这种情况下，其缺陷在于数据吞吐量相对小并且在该双向数据总线上出现总线争用。另外，该常规多端口RAM存储装置的功耗非常高。
本发明的目的在于提供一种多端口RAM存储装置，该装置拥有高数据吞吐量，即短的访问时间、和低成本。另外，其功率消耗也被大大降低了。
根据本发明，该目的是通过专利权利要求1的特征实现的。
特别是通过采用一种单端口RAM存储单元(单端口RAM)，并结合地址信号、选择信号和数据输入信号的多个串行/并行转换器；以及用于数据输出信号的并行/串行转换器，经济地实现了多端子或端口的RAM存储装置，其中实现了高的数据吞吐量。
该多端口RAM存储装置最好还包括一个功率控制单元，以便根据实际运行的写/读周期来控制功耗，由此可以大大降低总功耗。
在数字电信交换设备的交换网络的时间切换单元中，该多端口RAM存储装置最好表现为一个语音存储器，由此，可以经济地实现功率损失极低的交换网络。
在其它的从属权利要求中对本发明的其它有利的布置进行了说明。
下面将通过优选实施例并结合附图对本发明进行进一步说明。
这些附图包括图1示出了一种根据现有技术的固定布线的多端口RAM存储装置；图2示出了一种根据现有技术的时间控制的多端口RAM存储装置；图3示出了一种根据本发明的多端口RAM存储装置；图4示出了图3所采用的第一和第二时分复用系统的简要时序图；图5是在一个交换网络中采用根据本发明的多端口RAM存储装置的简化方框图；和图6是根据图5的交换网络中所采用的控制字的详细图。
图3示出了一个根据本发明的多端口RAM存储装置的简化方框图，其中如同图1和图2采用相同参考符号表示相同或相似的组件。因此，不再对这些组件进行详细描述。
在图3中，参考符号1标明了一个单端口RAM存储单元(单端口RAM)，该存储单元包括一个地址/控制端子2(地址控制端口，ACP)、一个读端子3(读端口，RP)、和一个写端子4(写端口，WP)。该单端口RAM存储单元1最好装有2304个存储单元，每个存储单元的数据宽度例如为m＝10比特，由此，在用作例如电信交换设备中的交换网络的语音存储器时，可以对2304路数据信道进行转接或耦合。
在这种情况下，RAM存储单元1运行于第一时分复用系统，此时对于n个实施端子或端口最好采用具有n个时隙或者数据信道P0、P1、P2、P3、P4(n＝5)的时分复用系统。
因为在实现例如5端口的RAM时，向RAM存储单元1的直接端子或端口2、3和4传送的数据速率为有待驱动的第二时分复用系统5倍，所以本发明采用多个串行/并行转换器和一个并行/串行转换器将第二时分复用系统的串行信号转换成第一时分复用系统中m比特宽的并行数据总线。沿相反方向，通过并行/串行转换器将m比特宽的并行数据总线转换回串行数据信号。通过这种方式相对于外部的第二时分复用系统可以使第一时分复用系统的数据速率或时钟速率降低m倍。下面对采用第一和第二时分复用系统的优点进行详细说明。
根据图3，因此根据本发明的多端口RAM存储装置装有一个数据输入串行/并行转换器7，用于将例如第二或者外部时分复用系统的一个串行数据输入信号DIN0转换为第一时分复用系统的至少一个并行数据输出信号。
图4是一个简化的时序图，大致示出了这种串行/并行转换。因此数据输入信号DIN0包括u+1个串行数据信道K0至Ku，它们在一个例如125微秒长度的帧R中被传送。
在将多端口RAM存储装置用作电信交换设备的交换网络中的语音存储器的情况下，帧R例如拥有u+1＝2304路数据信道，即16乘128路可用信道，2乘128路测试信道。此外，每一路数据信道的数据宽度为m＝10比特，其中8比特提供给可用信道数据，2比特提供给测试信道数据。
根据图4，因此数据信道k0的宽度为10比特，然后它由串行/并行转换器7转换成10比特宽的第一时分系统的并行数据总线。在这种情况下，第一时分复用系统拥有的帧宽度UR大约为54纳秒，此时为实现n＝5个端子或5个端口，形成了5个时隙P0至P4。根据图4，现在，在带有帧UR的第一时分复用系统中将时隙W(写)分配给写端子4。如图4大致所示，因此在数据信道k0中将串行传送的10比特转换成10比特宽度的并行数据总线，并且与此同时在在时隙W将其传送给RAM存储单元1的写端子4。
特别通过将串行数据信号转换成比特并行数据总线，在数据宽度为m＝10比特的情况下，可以将第一时分复用系统中的数据速率降低十倍。通过降低数据速率，又可以向时分复用系统中插入例如5个时隙，由此，可以基本上同时实现5端子或端口。
在第二时分复用系统中数据速率为通常的184兆比特/秒时，第一时分复用系统的数据速率仅仅约为92兆比特/秒，但是，由此利用单端口RAM存储单元1实现了5端口RAM存储装置。
重新回到图3，采用类似的方法，地址串行/并行转换器5将第二时分复用系统的多个串行地址信号Adr0至Adr3转换成第一时分复用系统的多个并行地址信号。选择串行/并行转换器6以类似的方法将第二时分复用系统的多个串行选择信号Se10至Se13转换成第一时分复用系统的多个并行选择信号。与此相反，并行/串行转换器10将第一时分复用系统的多个并行数据输出信号转换成第二时分复用系统的多个串行数据输出信号DOU0至DOU3，由此可以重新获得原始的例如184兆比特/秒的数据速率。
为了选择性地向RAM存储单元1的地址/控制端子2馈送并行地址信号，该多端口RAM存储装置装有一个第一时隙分配单元8，该分配器最好包括一个时分复用器。另外，该多端口RAM存储装置还装有一个第二时隙分配单元9，该分配单元最好包括一个时分多路分解器，该多路分解器以第一时分复用系统的预定的时隙将在RAM存储单元1的读端子3被读出的并行数据输出信号进行分配，并且将其馈送到并行/串行转换器10。在这种情况下，控制单元基本上控制第一和第二时隙分配单元8和9，此时，该控制单元最好采用一个带集成时间控制的有限机来构成。以这种方式，利用价格优惠的单端口RAM存储单元1(单端口RAM)获得了多端口RAM存储装置。在数据吞吐量高的情况下，借助于该多端口RAM存储装置可以实现多个端子或端口。
另外，该多端口RAM存储装置可以装有一个功率控制单元12，以根据控制单元11来控制RAM存储单元1的功率消耗。更具体而言，控制单元11的功率控制单元12根据现有的选择和地址信号进行如此控制，即在第一时分复用系统中，将所馈入的例如约92MHz的时钟信号CLK只对各自相关的时隙P0至P4进行切换。这就是说，例如，在无读指令时，即当没有地址或选择信号时，RAM存储单元1只对时隙4被记时，其中例如通过写端子4写入数据。为此，功率控制单元12最好与RAM存储单元1的地址控制端子2连接。
下面将通过端子或端口P1来描述该多端口RAM存储装置的读出RAM存储单元1中的一个预定的存储小单元的运行方法。
如上文中参照图4所述，在例如一个数据信道k0中，将馈入到数据输入串行/并行转换器7的数据输入信号或所属数据值在第一时分复用系统的写间隙W或P4中分别向写端子4以位并行方式进行馈入。其它时隙P0至P3例如被用作地址信号的读信道R0、R1、R2和R3，或者被用作数据输出信号DOUT0至DOUT3的数据信道D0、D1、D2和D3。举例如下，如果控制装置CM1(未进行更详细描述)如此驱动地址信号Adr1和选择信号Se11，使得该多端口RAM存储装置被“感觉”或被控制单元11识别为被选定，那么这些被地址串行/并行转换器5所转换的地址位被第一时隙分配单元8赋给时隙R1，并且被馈送到RAM存储单元1的地址/控制端子2。与此同时，控制单元11按以下方式驱动功率控制单元12，即例如将时钟信号CLK传送到RAM存储单元1的地址/控制端子2，因此，只对读时隙R1和写时隙W1产生功耗。对其它的未用的读时隙R0、R2和R3，该时钟信号例如关闭，由此，以根据实际驱动的方式降低功率消耗。因此，显著改善了整个系统的功率消耗。
采取与上述的在第一时分复用系统中进行读取相类似的方式输出在被地址/控制端子2选址的存储小单元中的数据。在这种情况下，在一段基本上由RAM存储单元1的电路性质所导致的延迟时间τ之后，在读端子3输出的数据又通过第二时隙分配单元9分配给第一时分复用系统的预定时隙，并向并行/串行转换器10传送。更精确而言，通过在读时隙R1中选址，在读端子3如此读取数据值，即将其位并行数据又放入第一时隙复用系统的数据输出时隙D1中。在这种情况下，控制单元11计算延迟时间τ，并且如此驱动第二时隙分配单元9，使得在读时隙R1和数据输出时隙D1之间存在固定关系。然后，并行/串行转换器10又将位并行数据流转换成串行数据流，例如在第二时分复用系统的数据信道k0至ku中以184兆比特/秒的数据速率传送。
对串行/并行转换器5、6和7以及并行/串行转换器10的驱动基本上是通过同步脉冲SI进行的，该同步脉冲在第一和第二时分复用系统之间使帧同步以及在系统中使对运行时间或等待时间进行优化成为可能。通过这种方法，可以特别经济地实现多端口RAM存储装置，该存储装置的功耗极低，因此特别适用于电信交换设备中的交换网络。
图5示出在电信交换设备中的交换网络中用作语音存储器SM0至SM31的根据本发明的多端口RAM存储装置的简要方框图。
在这种交换网络中，特别要利用多个多端口RAM存储装置实现时间交换单元ZKE，该时间交换单元将有待交换的数据流或数据信号DIN0至DIN31的信道进行时间分配，所述多端口RAM存储装置由多个控制装置CM0至CM3驱动。在这种情况下，控制装置CM0至CM3最好位于连接存储器(connecting memory)中，为实现数据信道交换，该控制装置通过固定定义的连接存储器控制字SW对每一个单独的语音存储器SM0至SM31进行有针对性的驱动。
图6详细地示出了该连接存储器控制字SW中各个位的含意。根据图6，一个连接存储器控制字包括21位，其中前12位用于存储器寻址，因此对应于地址信号Adr0至Adr3。根据图6，在连接存储器控制字SW的另外5位中传送选择预定语音存储器SM0至SM31的选择信号。连接存储器控制字SW的其它位对本发明不重要，因此在下文中不再进行详细描述。
但是根据图5，在交换网络或所属时间交换单元ZEK中有必要通过所属连接存储器CM0至CM3的4个不相同的连接存储器控制字SW0～SW3可以对每一个语音存储器SM0至SM31进行驱动，以便在所属数据输出线DOUT0至DOUT3处获得相应的被交换的数据信道。特别是在一个交换网络中利用多个时间交换单元ZKE的情况下，由此特别经济地实现了交换网络，此时功率损失最小。通过这种方法，实现了迄今还未公知的无障碍的交换网络，其大小目前也是未知的。
上文借助于一个用于交换网络的多端口RAM存储装置对本发明进行了描述。但是，本发明不局限于此，本发明包括所有其它的可用于任何电路的多端口RAM存储装置。同样，第一时分复用系统不局限于5个时隙的帧，并且第二时分复用系统不局限于2304个时隙。其它所有的能基本上实现帧同步的时分复用系统都是可能的。同样，上文借助于一个写端子对本发明进行了描述。然而，可以实现更多的写端子。
权利要求
1.多端口RAM存储装置，该装置包括用于第一时分复用系统(UR)的且带有地址/控制端子(2)、读端子(3)、和写端子(4)的RAM存储单元(1)；地址串行并行/转换器(5)，用于将第二时分复用系统(R)中的多个串行地址信号(Adr0…Adr3)转换成第一时分复用系统(UR)中的多个并行地址信号；选择串行/并行转换器(6)，用于将第二时分复用系统(R)中的多个串行选择信号(Se10…Se13)转换成第一时分复用系统(UR)中的多个并行选择信号；数据输入串行/并行转换器(7)，用于将第二时分复用系统(R)中的至少一个串行数据输入信号(DIN0)转换成第一时分复用系统(UR)中的至少一个并行数据输入信号；第一时隙分配单元(8)，用于将第一时分复用系统(UR)的预定时隙(P0…P4)中的并行地址信号选择性地馈送到RAM存储单元(1)的地址/控制端子(2)；第二时隙分配单元(9)，用于分配在RAM存储单元(1)读端子被读出的第一时分复用系统的预定时隙(P0…P4)中的并行数据输出信号；并行/串行分配器(10)，用于将第一时分复用系统(UR)的多个并行数据输出信号转换成第二时分复用系统(R)的多个串行数据输出信号(DOUT0…DOUT3)；和控制单元(11)，用于根据多个并行选择信号控制第一和第二时隙分配单元(8、9)。
2.根据权利要求1的多端口RAM存储装置，其特征在于功率控制单元(12)，用于根据控制单元(11)控制RAM存储单元(1)的功耗。
3.根据权利要求2的多端口RAM存储装置，其特征在于功率控制单元(12)通过开/关时钟信号(CLK)对第一时分复用系统(UR)中的各时隙(P1)的RAM存储单元(1)的功耗进行控制。
4.根据权利要求1至3中的一项的多端口RAM存储装置，其特征在于同步脉冲(SI)将串行/并行转换器(5、6、7)和并行/串行转换器(10)同步化。
5.根据权利要求1至4中的一项的多端口RAM存储装置，其特征在于控制单元(11)表现为有限状态机。
6.根据权利要求1至5中的一项的多端口RAM存储装置，其特征在于控制单元(11)对第二时隙分配单元(9)进行如此控制，使得在从RAM存储单元(1)读出并行数据输出信号时的时间延迟(τ)被补偿。
7.根据权利要求1至6中的一项的多端口RAM存储装置，其特征在于该装置在数字电信交换设备中的交换网络的时间交换单元(ZKE)中表现为语音存储器(SM0…SM31)。
8.根据权利要求1至7中的一项的多端口RAM存储装置，其特征在于多个串行地址信号(Adr0…Adr3)和多个串行选择信号(Se10…Se13)在交换网络中表现为多个连接存储器(CM0…CM3)的多个控制字信号(SW)。
9.根据权利要求1至8中的一项的多端口RAM存储装置，其特征在于第一时分复用系统(UR)拥有实现n个端子的数据信道(P0…P4)。
10.根据权利要求9的多端口RAM存储装置，其特征在于第二时分复用系统(R)拥有m个数据信道，数据输入信号(DIN0)被分配给n个数据信道(P0…P4)中的一个预定的写数据信道(W)。
11.根据权利要求10的多端口RAM存储装置，其特征在于所述n个数据信道(P0…P4)中的另外n-1个数据信道被分配给n-1个读数据信道(R0、R1、R2、R3)或n-1个地址信号(Adr0…Adr3)和n-1个数据输出信道(D0…D3)或n-1个数据输出信号(DOUT0…DOUT3)。
12.根据权利要求9至11中的一项的多端口RAM存储装置，其特征在于n＝5和m＝2304。
全文摘要
本发明涉及一种多端口RAM存储装置，该存储装置配有RAM存储单元(1)以及多个串行/并行转换器(5、6、7)和一个并行/串行转换器以便将串行信号转换成并行信号。该多端口RAM存储装置还包括一个控制单元(11)以及二个时隙分配单元(8、9)，由此可以利用单端口的RAM存储单元(1)实现多连接模拟。另外，通过一个功率控制单元(12)可以大大降低功耗。
文档编号G06F13/40GK1411577SQ00817280
公开日2003年4月16日 申请日期2000年12月13日 优先权日1999年12月17日
发明者H·默勒 申请人:西门子公司