专利名称：用于记录再现数据的信号处理装置的制作方法
技术领域：
本发明涉及用于对于记录介质记录再现数据的信号处理装置。
背景技术：
以往，在作为这种信号处理装置的一例的把图像信号作为数字信号记录再现的数码照相机中，作为图像数据等的记录介质使用存储卡。作为存储卡的代表例子，有PC卡，CompactFlash(注册商标)等。在这些卡中使用按照ATA标准所规定的命令进行数据的写入和读出。
这些存储卡中，关于CompactFlash(注册商标)的控制方法，公开在CompactFlash Association发行的CF+and CompactFlashSpecification Revision1.4中，关于PC卡公开在PCMCIA/JEIDA发行的PC Card Standard Release7中。
例如，在进行数据写入时，主机首先对存储卡发出写入区段命令。接着，等待卡的状态成为可写入数据的状态。卡的状态成为可写入数据的状态，是能够使用卡输出的中断请求信号(IREQ信号)和卡的状态寄存器来进行检测的。当主机检测出IREQ信号的确定(assert有效状态)时，读取卡的状态寄存器，确认就绪标志是就绪状态，数据请求标志是数据请求状态，出错标志不是出错状态等。在确认了这些的情况下，主机可以对于卡进行1个区段的数据写入。
在主机对于卡连续写入多个区段的数据的情况下，也需要在每一个区段进行上述那样的卡状态的确认。
另外，在主机从存储卡进行数据读出的情况下，也同样在区段读出命令、IREQ信号的确认、状态寄存器值的确认以后可以进行1个区段的数据读出。
具有与这种存储卡的接口的系统的例子公开在日本特开平6-337840号公报(对应于USP号5450551)中。在该系统中，对存储卡的数据传输由DMA控制器进行控制。
这样，在与存储卡之间的数据传输中能够使用DMA(DirectMemory Access直接存储器访问)。
另一方面，使用了CompactFlash(注册商标)或者PCMCIA I/O卡这样的ATA标准的存储卡在每次传输例如1个区段的预定的数据大小时，要求检查卡的状态。
从而，在使用DMA进行与存储卡之间的数据传输的情况下，主机把由DMA进行的数据传输的单位取为1个区段，在每一个区段传输中，需要反复进行状态读出、检查和DMA的起动。
存储卡在每一个数据传输的单位可以输出中断请求信号(IREQ信号)。通过把该信号连接到CPU的中断请求输入中，CPU能够在每一个区段进行状态检查。
当确定了IREQ信号时，CPU首先暂时停止至此为止执行的任务，把关于该任务的寄存器或者栈的值保存到存储器中。而且开始中断处理，进行状态读出和状态值的检查。然后，通过与期望值的比较，进行状态寄存器的就绪标志是就绪状态，数据请求标志是数据请求状态，出错标志不是出错状态等的确认。
在与期望值的比较一致的情况下，CPU进行DMA控制器的起动，结束中断处理。由此，能够把1个区段的数据从系统存储器DMA传输到存储卡，或者从存储卡DMA传输到系统存储器中。
CPU在至所希望的数据传输结束的期间，通过反复进行这些处理，来实现数据传输。
这样，以往需要DMA以1个区段为单位动作，进而在每一个区段确认卡的状态寄存器的值。
因此，CPU需要在每一个区段进行中断处理。
通常，CPU不仅进行存储卡的处理，还处理电源控制，串行通信，数码照相机情况下的摄影控制这样的各种设备确定的中断请求。进而，CPU还进行栈或者寄存器的保存。
从而，卡即使确定了IREQ信号，CPU也不一定立即开始卡状态的读出，将消耗数百微秒这样的时间。
由此，在从存储卡确定IREQ信号到DMA控制器开始对于存储卡的数据传输的期间，将产生数百微秒这样的无用时间。如上所述，由于在每次1个区段的处理时确定IREQ信号，其结果加长了传输主机与卡之间的全部所希望的数据的时间。
特别是，在数码照相机中该问题十分重要。
数码照相机当进行拍摄时生成图像文件，并把该文件记录在存储卡中。从而，在加长了对于存储卡的记录时间的情况下，照相机的用户在拍摄以后，需要等待至能够进行下一次拍摄的时间，将失去拍摄时机。
另外，由于CPU在每次1个区段传输时起动中断处理，因此每次停止在该期间执行的其它任务，该任务的执行速度将降低。
其结果，例如在数码照相机中，用户接口的响应降低，或者活动图像拍摄能力降低，不能够实现活动图像中的自动曝光或自动白平衡处理，将引起画质的降低。
在数码照相机中，通常摄像元件与预定的周期同步读出水平行，进而通过沿着垂直方向反复读出这些行来得到图像信号。这时，需要适当地控制图像的亮度和白平衡。因此数码照相机通过分析所生成的一个画面的图像数据，把其结果作为参数设置在摄像电路中，来适当地控制图像的亮度或者白平衡。
从而，一般在称为垂直消隐期间的1帧与1帧之间的时间内，必须完成从图像数据分析到对于摄像电路的参数设置。
这时，在进行对于存储卡的数据传输的情况下，由于数据传输占用系统的总线，因此有时到下一个帧之前不能够结束图像的亮度或者白平衡的控制，这种情况下，画质也将降低。
发明内容
本发明目的在于，解决这样的问题，缩短主机与存储卡之间的数据传输时间，并通过提高信息设备对于存储卡进行数据传输时的处理能力，提高响应或者拍摄能力。
上述目的由下述信号处理装置实现，该信号处理装置的特征是，包括微处理器；对于存储器件写入数据的存储器控制装置；根据微处理器的指示，对于存储器控制装置传输处理数据的存储器访问装置，在把第1大小的数据写入到存储器件中时，存储器访问装置对于存储器控制装置传输数据直到第1大小数据的写入结束，并且上述存储器控制装置在每次对于上述存储器件的比上述第1大小小的第2大小的上述数据的写入结束时，检查上述存储器件的状态是否是预定的状态，响应对于上述存储器件完成了上述第1大小的数据的写入，对于上述微处理器输出中断请求信号。
另外，上述的目的还由下述信号处理装置实现，该信号处理装置的特征是，具备微处理器；从存储器件读出数据的存储器控制装置；根据微处理器的指示，传输处理由存储器控制装置读出的数据的存储器访问装置，在从上述存储器件读出第1大小的上述数据时，上述存储器访问装置传输从上述存储器控制装置读出的上述数据直到上述第1大小的数据的读出结束，并且上述存储器控制装置在每次进行从上述存储器件读出比上述第1大小小的第2大小的上述数据时，检查上述存储器件的状态是否是预定的状态，响应完成了从上述存储器件读出上述第1大小的数据，对于上述微处理器输出中断请求信号。
附图包含在说明书中并构成其一部分，用于阐述本发明的实施方式，并与其描述一起说明本发明的原理。
图1是表示实施形式的装置的结构的图。
图2是表示状态控制电路的状态转移的图。
图3是表示数据写入时的处理的流程的图。
图4是表示数据写入时的动作的图。
图5是表示数据读出时的处理的流程的图。
图6是表示数据读出时的动作的图。
图7是表示数据传输暂停的动作的图。
具体实施例方式
根据附图，详细说明本发明的优选实施方式。
图1是表示作为本发明的记录装置或者再现装置的一个实施形式的数码照相机的结构例的图。
1是系统总线，由地址总线、数据总线和控制信号构成。2是CPU，控制照相机的工作顺序。14是ROM，写入用于使照相机动作的程序。CPU2能够通过系统总线1以及ROM控制器13读取ROM14，由此，CPU2能够执行记录在ROM14中的命令。
15是存储卡控制器，16是DRAM，存储卡控制器15是接受来自系统总线1的DRAM访问请求，生成对于DRAM16的访问信号，进而，执行数据向DRAM16的写入或者数据从DRAM16的读出的电路。DRAM16保持CPU2执行程序时的工作数据，或者保持由照相机的拍摄动作生成的图像数据或用于在显示器21上再现的图像数据。另外，CPU2还能够执行记录在DRAM16中的命令。
17是用于使被拍摄物体图像成像的镜头，18是摄像传感器。20是摄像电路，是通过处理从摄像传感器18得到的数字图像信号，生成数字图像数据的电路。摄像电路20对于中断控制器3输出与在一定周期进行的拍摄处理同步的信号。
23是显示电路，从DRAM16上的数字图像数据生成图像信号，并对显示器21输出。显示器21由彩色液晶显示屏等构成，来显示图像。
4是存储卡，主要保存通过拍摄得到的图像文件。存储卡例如是PCMCIA I/O卡或者CompactFlash(注册商标)等可记录再现的卡，例如根据ATA命令这样的命令以控制数据写入、数据读出，进而，数据传输例如以1个区段，512字节这样的预定量的数据为单位进行。
5是存储卡的插座(连接器)，是用于能够使存储卡4拆装的装置。例如，CompactFlash(注册商标)的数据总线由16比特的数据线以及地址线或控制信号线构成。
6是存储卡控制器，是控制存储卡4的数据线、地址线和控制信号的电路，能够发行对于存储卡4的命令，对于存储卡的各寄存器的写入以及读出访问，对于存储卡4的数据写入以及数据读出。另外，存储卡控制器6通过总线接口11连接到系统总线1，能够由CPU2进行存储卡控制器6的控制以及对于存储卡的读出访问、写入访问。
进而，在存储卡控制器6上连接DMA(直接存储器访问)电路12。DMA电路12是使用预先通过CPU2设置的传输开始地址和传输数据长度，从预定的地址传输预定量数据的电路。DMA电路12可以对于作为主总线的系统总线1生成控制信号和地址，进而，对于存储卡控制器6也能够发行写入访问请求、读出访问请求。
由此，在例如像DRAM16那样映射到预定地址的器件与存储卡控制器6之间，CPU2不执行数据传输访问，而是能够与存储控制器6的数据访问同步地传输数据。
在存储卡控制器6上连接有计数器10。当发生了存储卡控制器6对于存储卡4的数据读出或者数据写入处理时，对于计数器10输出计数完了(count up)信号。计数器10计数存储卡控制器6进行的数据读出或者数据写入的次数，当计数了相当于1个区段的访问次数时，对于状态控制电路9输出信号。
另外，根据存储卡的种类，还有容许通过一次状态检查传输与多个区段相当的数量的数据的存储卡。
这种情况下，计数器10还可以设定得使在计数了允许通过一次状态检查进行传输的最大的数据数时发生信号。
在存储卡控制器6上连接比较电路8以及比较电路24。存储卡控制器6把从存储卡4读取的存储卡的状态寄存器的值输出到比较电路8和比较电路24。
设定寄存器块7是存储关于存储卡4的控制动作的设定值的寄存器块，能够从CPU2经由系统总线1和总线接口11进行写入访问和读出访问。
卡状态的期望值(第1期望值)存储在设定寄存器块7中的一个寄存器中，把该值输出到比较电路8，另外卡状态的期望值(第2期望值)存储在另一个寄存器中，把该值输出到比较电路24。
在比较电路8与存储卡控制器6之间有屏蔽电路25，另外在比较电路24与存储卡控制器6之间有屏蔽电路26。屏蔽电路25和26是仅使输入数据中的预定比特通过的逻辑电路，能够选择通过屏蔽电路25的比特，其设定值由设定寄存器块7保持。同样，能够选择通过屏蔽电路26的比特，其设定值由设定寄存器块7保持。通过这些动作，CPU2能够分别独立地设计通过屏蔽电路25和26的比特。
比较电路8把从存储卡4读取的存储卡4的状态寄存器的值与第1期望值进行比较，把比较结果输出到状态控制电路9。同样，比较电路24把从存储卡4读取的存储卡4的状态寄存器的值与第2期望值进行比较，把比较结果输出到状态控制电路9。
状态控制电路9是控制存储器访问的工作顺序的状态设备，在后面叙述其动作的详细过程。
下面，使用图1、图2、图3、图4说明对于存储卡4进行数据写入时的动作。图2示出状态控制电路9的动作，图3示出CPU2的动作。
在图3的S1000中，CPU2开始数据写入处理。
CPU2首先在S1001中，对于随后对存储卡4进行的数据传输，设定逻辑块地址，进而在S1002中设定传输区段数，在S1003中设定记录了传输的数据的起始区段号。通过CPU2的设定值的写入指示经由数据总线1和总线接口11传输到存储卡控制器6，存储卡控制器6控制存储卡4进行这些设定。
接着，CPU2在S1004中，对于存储卡控制器6指定DMA传输目标地址。所谓DMA传输目标地址，指的是在存储卡4上所映射的地址，这里指定表示数据寄存器的地址。该地址值存储在设定寄存器块7中。
在S1005中，CPU2在Skip IREQ Waiting寄存器中设置1，在传输结束中断允许寄存器中设置1。Skip IREQ Waiting寄存器是存在于设定寄存器块7中的一个寄存器，根据该值是0或是1决定状态控制电路9的动作。传输结束中断允许寄存器，在存储卡控制器6完成了将全部数据传输到存储卡4中时，保持用于决定确定中断请求的功能的动作的值，当该值是1时，存储卡控制器6结束全部的传输，使DMAEN信号为非(negate)，结束1个区段单位的传输，存储卡在通过确定了IREQ信号进行了判断时，确定传输结束中断请求信号。
在S1006中，CPU2对于存储卡控制器6设定1个区段的数据数即1个区段的传输所需要的数据写入的次数。
在一般的文件系统下使用存储卡的情况下，1个区段是512字节，在存储卡的数据总线是16比特的情况下，数据写入的次数是256次。该值存储在设定寄存器块7中。
在S1007和S1008中，CPU2设定存储卡4的状态寄存器的地址和其期望值。所谓存储卡4的状态寄存器是表示存储卡4的状态的寄存器，通过读出该值，能够了解是就绪状态，还是数据请求状态或是出错状态等。
在进行数据写入或者数据读出的情况下，该寄存器的值是预定的值，例如是表示就绪状态而且数据请求状态，并且没有出错状态的值，作为期望值，把这样的值设置在设定寄存器块的第1期望值中，通过把从存储卡4读出的状态寄存器的值与期望值进行比较来检查状态。另外，为了检测出错，作为设定寄存器块的第2期望值设置出错比特，进而，设定屏蔽电路26使得屏蔽出错比特以外的比特。
进而，CPU2能够设定比较电路表示了比较一致时的状态设备的动作，作为设定该动作的寄存器有SuspendEnable寄存器。作为SuspendEnable寄存器的设定值能够从继续DMA和暂停DMA的两种中选择。这里，当比较电路8表示了一致时选择DMA继续进行，当比较电路24表示了一致时选择DMA暂停，并把它们设定在SuspendEnable寄存器中。
在S1009中，CPU2对于存储卡4发行写入区段命令。由此，存储卡4随后成为能够写入的状态，对于这一点在后面进行说明。
在S1010中，CPU2对于DMA电路12，设定存在成为DMA的传输对象的数据的起始地址。这里，对于存储卡4传输的数据存在于DRAM16中。从而，这里作为设置在DMA电路12中的DMA传输起始地址，是DRAM16上存在的传输对象数据的起始地址。进而，CPU2对于DMA电路12设定成为DMA传输对象的数据的大小。
在S1011中，CPU2对于DMA电路12把由DMA进行的数据传输的方向从DRAM16设置到存储器卡4的方向。
这里，CPU2在图3的S1012、图4的A中，对于DMA电路12指示DMA传输开始。由此，DMA电路12把DMAEN信号确定为1。
进而，CPU2在S1013中对于中断控制器3，作为对于CPU2的中断请求设定存储卡控制器6发生的传输结束中断。由此，CPU2在至存储卡控制器6表示出数据传输结束的期间，不需要进行关于存储卡4与DRAM16之间的数据传输的处理。
进而，通过由多任务OS控制系统的任务，在至中断发生的期间，CPU2能够处理其它的任务。
这时，作为中断要素，不是选择DMA电路12而是选择存储卡控制器6，是由于存储卡控制器6控制存储卡4，因此通过选择存储卡控制器6，能够检测全部的数据传输到存储卡4中。
图2中，状态控制电路9从起动数码照相机到至此为止的期间，即，在初始状态下采取101的空闲状态。然后，CPU2在S1012中对于DMA电路12通过指示DMA传输开始，DMA电路12确定DMAEN信号，该信号经由存储卡控制器6传输到状态控制电路9。状态控制电路9确定DMAEN信号，而且通过事前把Skip IREQ Waiting寄存器的值设置为1，把状态转移到103的状态检查状态。
在本形式中，关于数据写入或者读出时的最初的区段，能够由Skip IREQ Waiting寄存器选择是否使等待确定IREQ信号的功能动作。这是因为在使用CompactFlash(注册商标)或者PCMCIA I/O卡这样的ATA标准的存储卡在数据读出和数据写入时采用不同的IREQ信号的行为。
这些存储卡在数据读出时，在读出命令发行以后，对于最初的区段也确定IREQ信号，而另一方面，在数据写入时，在写入命令发行以后，对于最初的区段不确定IREQ信号。
在状态控制电路9的状态是103的情况下，存储卡控制器6反复读取存储卡4的状态寄存器。读出的值在比较电路8中与事先设置的期望值进行比较。在比较结果不一致的情况下，状态控制电路采取状态103，存储卡控制器6反复读取状态寄存器直到比较结果一致为止。
这样在图4的A到B之间，反复读取存储卡4的状态寄存器。而且，通过存储卡4使状态值变换为所希望的值，在B中比较电路8的比较结果表示了与第1期望值一致的情况下，状态控制电路9在图4的B中把状态转移到图2的状态104的DMA。
当状态控制电路9的状态是104时，存储卡控制器6与DMA电路12确定的DMA请求信号相同步，从DMA电路12接收数据，用该数据对于存储卡4的数据寄存器进行写访问。这里存储卡控制器6对于数据寄存器写入数据，是为了事前在S1004中把数据传输目的地设定为表示数据寄存器的地址。
在状态控制器9的状态是104期间，存储卡控制器6反复进行数据写入。与此同时，计数器10计数数据写入的次数。
计数器10在数据写入的次数成为1个区段部分的情况下，对于状态控制电路9确定表示该状态的信号。
在图4的C中，示出计数器10检索1个区段的数据写入结束，进而结束了最后的传输。这里，状态控制电路9评定DMAEN信号的值。DMAEN信号由于传输开始而被确定为1，当预先设置的全部数据大小的传输结束了时，信号翻转为0。
从而，在1个区段的传输结束以后，当DMAEN信号是确定状态的情况下，首先示出留有应该传输的数据。
状态控制电路9由此在图4的C中把状态转移到图2的状态102。状态控制电路9的状态是102的Wait IREQ的情况下，存储卡控制器6等待存储卡4确定IREQ信号。
当存储卡4成为可数据传输的状态时，确定IREQ信号。IREQ信号为0是确定状态即中断请求状态，为1是非状态。在图4的D中，设存储卡4确定了IREQ信号。由此，状态控制电路9把状态转移到103。存储卡控制器6读取存储卡4的状态寄存器，比较电路8把存储卡4的状态与期望值再次进行比较。而且，在图4的E中，再次把状态转移到104，与DMA同步进行1个区段部分的数据写入。
反复进行以上的处理，在图4的F中预定的全部数据从DRAM16传输到存储卡控制器6中。这里，在完成了1个区段部分的传输的同时由于DMAEN信号翻转为0，因此状态控制电路9把状态转移到101的空闲状态。
进而，随后存储卡控制器6在图4的G中，当判断为DMAEN信号被翻转，1个区段单位的传输结束了，存储卡4确定了IREQ信号时，对于中断控制器3输出传输结束中断请求信号，进而，中断控制器3对于CPU2确定该信号。
由此，CPU2能够了解对于存储卡4的数据写入可靠地结束了，能够防止在数据传输结束之前错误地发行对于存储卡的下一个命令等事故。另外，通常在数码照相机中，在对于存储卡的数据写入动作中，为了防止用户拔出存储卡而显示警告。在本形式中，当数据的写入完全结束了时，由于向CPU输出中断请求，因此能够可靠地结束这样的警告显示。
通过数据写入结束中断，CPU2停止执行其它的任务，把执行处理返回到图3的区段写入处理的S1014。由此，CPU2在S1015中结束对于存储卡的数据写入处理。
如以上那样，结束对于存储卡4的数据写入。
这时，在作为刚刚开始了对于存储卡4的数据传输的S1013到结束数据传输的S1014的期间，CPU2完全不需要进行对于存储卡4的处理。因此，CPU2在该期间能够执行其它的任务。
另外，在对于存储卡4的数据传输中，CPU2由于不需要进行状态的确认，也不需要根据IREQ信号起动中断处理，因此瞬时判断状态与期望值一致，DMA电路12能够在存储卡4的状态刚刚成为就绪状态以后，就开始数据传输。
这里，说明在数据传输过程中，作为状态值存储卡4表示出错状态的情况。
预先在第2期望值中设定出错比特的值，屏蔽电路26设定成屏蔽出错比特以外的比特。
在图2的103中，读取存储卡4的状态寄存器，在该值的出错比特是“真”的情况下，比较电路24把其结果传输到状态控制电路9。状态控制电路9把状态转移到图2的105。接着，起动DMA，而且虽然是请求了数据传输的状态，但是存储卡控制器6并不进行对于存储卡4的访问，而是取暂时停止DMA处理的状态。
如果能够避免出错，则CPU2向存储卡控制器6进行恢复命令，也能够再次开始数据传输。另外，在对于出错不能够避免的情况下，就停止DMA处理。其结果，由于DMAET信号成为0，状态控制电路9转移到101的初始状态，因此中止数据传输，例如能够进行把存储卡4初始化这样的处理。
如果应该写入到存储卡4中的数据存在于DRAM16上则在变更了逻辑地址的基础上可以再次尝试数据的写入。
下面，使用图1、图2、图5、图6说明对于存储卡4的数据读出时的动作。
在图3的S1100中，CPU2开始数据读出处理。
CPU2首先在S1101中对于随后对存储卡4进行的数据传输，设定逻辑块地址，进而在S1102中设定传输区段数，在S1103中设定记录传输数据的起始区段号。
进而，CPU2在S1104中，对于存储卡控制器6作为DMA传输源地址的值，指定表示存储卡4的数据寄存器的地址。
在S1105中，CPU2在Skip IREQ Waiting寄存器中设置0。这是因为存储卡4在读出区段时，对于最初的区段也确定IREQ信号。另外，这时CPU2在传输结束中断允许寄存器中设置0。
在S1106中，CPU2对于存储卡控制器6作为1个区段的数据数设定512字节。另外，在S1107以及S1108中，CPU2设定存储卡4的状态寄存器的地址和其期望值。在S1109中，CPU2对于存储卡4发行读出命令。
在S1110中，CPU2对于DMA电路12作为记录数据的地址指定存在于DRAM16上的数据保存区的起始地址。进而，CPU2对于DMA电路12设定成为DMA传输对象的数据的大小。
在S1111中，CPU2对于DMA电路12把由DMA进行的数据传输的方向从存储卡4设置到DRAM16的方向。
这里，CPU2在图5的S1112、图6的H中，对于DMA电路12指示DMA传输开始。由此，DMA电路12把DMAEN信号确定为1。
进而，CPU2在S1113中对于中断控制器3，把DMA电路12发生的传输结束中断设定为对于CPU2的中断请求。由此，CPU2在至DMA电路12显示数据传输结束的期间，不需要进行关于存储卡4与DRAM16之间的数据传输的处理。
进而，通过由多任务OS控制系统的任务，在至中断发生的期间，CPU2能够处理其它的任务。
这时，作为中断的原因选择DMA电路12是因为对于存储器发生处理的DMA电路12能够检测全部数据传输到了DRAM16中。
图2中，状态控制电路9在数码照相机起动后到至此为止的期间采取101的空闲状态。而且，通过CPU2在S1112中对于DMA电路12指示DMA传输开始，DMA电路12确定DMAEN信号，把该信号经由存储卡控制器6传输到状态控制电路9。
状态控制电路9通过确定DMAEN信号而且事前把Skip IREQWaiting寄存器的值设置为0，把状态转移到102的Wait IREQ状态。由此，存储卡控制器等待卡确定IREQ信号。在确定了IREQ信号的情况下，在图6的I中把状态转移到103的状态检查状态。
在状态控制电路9的状态是103的情况下，反复读取存储卡4的状态寄存器。这里，通过存储卡4使状态的值变换为所希望的值，在J中表示比较电路8的比较结果与期望值的一致，状态控制电路9在图6的J中把状态转移到图2的状态104的DMA。
当状态控制电路9的状态是104时，存储卡控制器6与DMA电路12确定的DMA请求信号同步，从存储卡4的数据寄存器接收数据，对于DRAM16传输该数据。在状态控制电路9的状态是104的期间，存储卡控制器6反复进行数据读取。与此同时，计数器10计数数据读取的次数。
计数器10的计数值与1个区段部分的数据写入的次数一致的情况下，对于状态控制电路9确定表示该含义的信号。
在图6的K中，设计数器10表示结束了1个区段的数据读取，进而完成了最后的传输。这里，状态控制电路9评价DMAEN信号的值。在1个区段的传输结束以后，在DMAEN信号是确定状态的情况下，首先表示留有应该传输的数据。
状态控制电路9由此在图6的K中把状态转移到图2的状态102。在状态控制电路9的状态是102的Wait IREQ的情况下，存储卡控制器6等待存储卡4确定IREQ信号。
当存储卡4成为可数据传输的状态时，确定IREQ信号。在图4的L中存储卡4确定了IREQ信号的情况下，状态控制电路9把状态转移到103。存储卡控制器6读取存储卡4的状态寄存器，比较电路8把存储卡4的状态与期望值再次进行比较。然后在图6的M中再次把状态转移到104，与DMA同步进行1个区段部分的数据读出。
反复进行这些动作，设在图6的N中预定的全部数据从存储卡控制器6传输到了DRAM16中。这里，在完成了1个区段部分的传输的同时DMAEN信号翻转为0。由此状态控制电路把状态转移到101的空闲状态。
这里，存储卡控制器6在图6的O中不确定传输结束中断请求信号。另一方面，DMA电路12在全部数据传输到了DRAM16中的N的时刻，确定传输结束中断请求信号。CPU2通过DMA电路12确定的传输结束中断请求信号来检测全部数据的传输结束。
由此，CPU2在图3的S1114中检测中断，在S1115中结束来自存储卡4的数据读取的处理。
根据以上动作结束来自存储卡4的数据读取。
这时，在从刚开始来自存储卡4的数据读取的S1113至结束数据传输的S1114的期间，CPU2能够完全不进行关于存储卡4的处理而结束多任务的数据读取。从而，CPU2在该期间能够执行其它任务。
另外，在来自存储卡4的数据传输中，CPU2由于不需要进行状态的确认，也不需要根据IREQ信号起动中断处理，瞬时判断状态与期望值一致，DMA随即能够开始数据传输。
如上所述，在本形式中，在IREQ信号的检测、状态寄存器值的检查和DMA的起动期间，由于不经由CPU进行的中断处理，因此能够瞬时完成这些处理，能够在短时间内结束存储卡与装置之间的数据传输，由此能够实现缩短拍摄间隔时间，使用十分方便的数码照相机。
进而，在与存储卡之间进行数据传输的期间，CPU能够执行其它的任务，而且该任务也不会被数据传输的区段单位所中断。由此，能够提高CPU的处理能力，例如，对于来自用户的操作，能够实现响应出色地动作的使用十分方便的数码照相机。
另外，在本形式中，在预定的期间暂时中止存储卡与DRAM之间的数据传输，通过该期间的结束还能够再次开始数据传输。
这种情况下，存在设定比较电路表示比较一致时的状态设备的动作的SuspendEnable寄存器，动作能够从继续DMA和暂停DMA两种选择。
图7是表示数据传输执行中的动作的图。
在作为数据传输执行中的P中，CPU2把关于比较电路8的比较结果的SuspendEnable寄存器的值从DMA继续进行变更为暂停。状态控制电路9在Q中把状态转移到103，读取状态寄存器。进而比较电路8显示这些数据的一致。
在R中，状态控制电路9通过进行这样的设定把状态转移到105的暂停状态。由此，存储卡4与DRAM16之间的数据传输成为暂时停止状态。
接着，CPU2在S中把SuspendEnable寄存器的值返回到DMA继续进行，进而对于存储卡控制器6命令恢复。由此，状态控制电路9再次开始数据传输。
在数码照相机中，与拍摄动作的动作同步，有打算使CPU的程序执行优先的情况。
例如，拍摄时需要调整拍摄图像的曝光或者白平衡。拍摄处理与水平同步信号或者垂直同步信号相同步进行，把一个画面与一个画面之间的时间称为V(垂直)消隐期间。曝光或者白平衡的处理使用从拍摄元件得到的一个画面部分的图像数据进行运算，在开始下一个画面的拍摄之前需要对于摄像电路设定用于该曝光或者白平衡控制的控制值。从而，需要在V消隐期间完成从运算到参数设置的处理。
因此，在V消隐的期间中，为了进行曝光或者白平衡控制优先使用系统总线或者ROM、DRAM是较理想的，而为了对存储卡的数据传输使用却并不理想。
因此，在开始V消隐期间之前，把SuspendEnable寄存器变更为DMA暂停，在V消隐期间结束的同时把SuspendEnable寄存器的值返回到DMA继续进行，进而可以对于存储卡控制器6命令恢复。
摄像电路20从V消隐期间的开始恰好在存储卡访问1个区段部分的时间之前，把中断请求输出到中断控制器3，另外，在V消隐结束时也把中断请求输出到中断控制器3。CPU2在通过中断检测出了是V消隐期间开始之前的情况下，把SuspendEnable寄存器变更为DMA暂停。另外，CPU2在通过中断检测出V消隐期间结束的情况下，把SuspendEnable寄存器返回到DMA继续进行，进而对于存储卡控制器6命令恢复。
由此，在V消隐期间不进行对于存储卡4的数据传输，CPU能够在V消隐期间最大限度地处理关于拍摄的处理。而且，在V消隐以外的时间内还能够短时间进行对于存储卡4的数据传输。
这样，在本形式中，能够在拍摄时比对于存储卡的数据传输优先进行拍摄所需要的处理，通过可靠地进行拍摄处理还能够实现高画质的数码照相机。
如以上所说明的，如果依据本发明，则能够在短时间内结束存储器件与存储器件之间的数据传输。
在不脱离本发明的精神和范围的前提下，可以有许多明显不同的实施方式，因此，可以理解，本发明不限于上述具体实施方式
，而在下面的权利要求中加以限定。
权利要求
1.一种信号处理装置，其特征在于包括微处理器；对于存储器件写入数据的存储器控制装置；以及根据上述微处理器的指示，对于上述存储器控制装置传输处理上述数据的存储器访问装置，在把第1大小的上述数据写入到上述存储器件中时，上述存储器访问装置对于上述存储器控制装置传输上述数据直到上述第1大小数据的写入结束，并且上述存储器控制装置在每次对于上述存储器件的比上述第1大小小的第2大小的上述数据的写入结束时，检查上述存储器件的状态是否是预定的状态，响应对于上述存储器件完成了上述第1大小的数据的写入，对于上述微处理器输出中断请求信号。
2.根据权利要求1所述的信号处理装置，其特征在于上述存储器控制装置在上述记录介质的状态不是上述预定状态的情况下，停止对于上述记录介质的上述数据的写入。
3.根据权利要求1所述的信号处理装置，其特征在于上述存储器控制装置具有把从上述记录介质读出的状态数据与预先设定的比较值进行比较的比较装置，根据上述比较装置的输出检查上述存储器件的状态。
4.根据权利要求3所述的信号处理装置，其特征在于上述存储器件在每次写入上述第2大小的数据时输出中断请求，上述存储器控制装置响应上述存储器件发生了中断请求，从上述存储器件读出上述状态数据。
5.根据权利要求4所述的信号处理装置，其特征在于上述存储器控制装置根据上述第1大小的数据的写入开始的指示，从上述存储器件读出上述状态数据。
6.根据权利要求1所述的信号处理装置，其特征在于还包括控制是否进行由上述存储器访问装置实施的上述数据传输的状态控制装置。
7.根据权利要求6所述的信号处理装置，其特征在于上述数据包括图像数据，上述状态控制装置根据输出上述图像数据的拍摄装置的动作状态，控制是否进行由上述存储器访问装置实施的上述数据的传输。
8.根据权利要求7所述的信号处理装置，其特征在于上述状态控制装置在与上述图像数据的垂直同步期间相同步的预定期间内，停止由上述存储器访问装置实施的上述数据的传输。
9.根据权利要求1所述的信号处理装置，其特征在于上述第2大小根据上述存储器件决定。
10.一种信号处理装置，其特征在于包括微处理器；从存储器件读出数据的存储器控制装置；以及根据上述微处理器的指示，传输处理由上述存储器控制装置读出的数据的存储器访问装置，在从上述存储器件读出第1大小的上述数据时，上述存储器访问装置传输从上述存储器控制装置读出的上述数据直到上述第1大小的数据的读出结束，并且上述存储器控制装置在每次进行从上述存储器件读出比上述第1大小小的第2大小的上述数据时，检查上述存储器件的状态是否是预定的状态，响应完成了从上述存储器件读出上述第1大小的数据，对于上述微处理器输出中断请求信号。
全文摘要
本发明提供一种用于记录再现数据的信号处理装置。在把第1大小的数据写入到存储卡(4)中时，DMA电路(12)对于存储卡控制器(6)传输图像数据直到第1大小的图像数据的写入结束，并且存储卡控制器(6)在每次对于存储卡(4)的比第1大小小的第2大小的图像数据的写入结束时，检查存储卡(4)的状态是否是预定的状态，响应完成了对于存储卡(4)写入第1大小的图像数据，对于CPU(2)输出传输结束中断请求信号。
文档编号G06K13/00GK1591357SQ20041005718
公开日2005年3月9日 申请日期2004年8月27日 优先权日2003年8月28日
发明者嵯峨吉博 申请人:佳能株式会社