专利名称：存储控制器、智能卡以及控制存储器的读操作的方法
技术领域：
本发明涉及一种存储器件，更具体地，涉及一种控制存储器件的读操作的方法。
背景技术：
随着半导体制造技术的发展，提出了将多个系统芯片集成在单个芯片中的芯片上系统(system-on-chip，SOC)。SOC一般包括存储操作系统(OS)程序或当执行OS程序时产生的数据的存储器。
通常，存储器包括具有矩阵结构的存储单元阵列。存储器从存储控制器接收行地址信号、列地址信号和数据读控制信号或数据写控制信号。存储器响应于数据读控制信号或数据写控制信号，输出相应的存储单元的数据或向相应存储单元写入数据。而且，存储器与自存储控制器接收的存储器时钟信号同步地读或写数据。存储控制器接收系统时钟信号并产生存储器时钟信号。系统时钟信号用于存储控制器和包括存储控制器的系统中，而存储器时钟信号仅用于存储器中。系统与包括存储控制器和存储器的SOC相对应。
题目为“用于通过允许无序地发出存储器请求与命令而最大化吞吐量的同步DRAM的控制器(Controller for a synchronous DRAM that maximizesthroughput by allowing memory requests and commands to beissued outof order)”的美国专利号No.5,630,096中公开了从系统时钟信号产生存储器时钟信号和向多个存储器提供存储器时钟信号的存储控制器的例子。
图1是常规存储控制器10和存储器20的方块图。参照图1，存储控制器10包括中央处理单元(CPU)11和与存储器20连接的存储器接口12。CPU 11和存储器20也与数据总线30连接。
现在将参照图1和2说明用常规存储控制器10控制存储器20的读操作的方法。图2是用于存储器20的读操作中的信号的时序图。
图2中，需要行地址信号RADD、列地址信号CADD和预充电(pre-charge)控制信号PGN用于存储器20的存储单元的读取。存储器时钟信号MCLK与系统时钟信号SCLK是相同的。
参照图2，在传感放大控制信号SEN启动期间，时间间隔“D1”必须比自存储单元输出有效数据信号所需的时间间隔“C”长。而且，为了从存储单元输出有效的数据信号，单元晶体管必须允许充足的单元电流流过。为了实现这一目的，必须把与单元晶体管的栅极连接的字线WL1充分地激活以达到规定的电压电平。
随着充分激活字线WL1以达到规定的电压电平所需的时间间隔“E”增加，间隔“C”增加。因此，位线传感放大器放大数据信号以评估数据值所需的时间间隔也增加。结果，间隔“E”对存储器20的读操作具有最大的影响。
图2中还示出，在行地址信号移位期间，时间间隔“E”出现在时间间隔“A1”中，而在行地址信号未移位期间，时间间隔“E”没有出现在时间间隔“A2”中。因此，存储器20在间隔“A1”期间的的读速率比间隔“A2”期间的下降得更多。因此，当存储器20必须在高频操作时，会输出错误数据。例如，在间隔“A1”期间，当存储器时钟信号MCLK的频率增加时，芯片选择信号CSN的启动间隔变短。由此，时间间隔“B1”和时间间隔“D1”也变短。但是，间隔“E”没有改变而是一致保持，因而使得间隔“C”变得比间隔“D1”长。因此，存储器20输出错误数据。
如图3所示，为了防止存储器20在高频操作时输出错误数据，常规存储器接口划分系统时钟信号SCLK以产生所具有的频率比系统时钟信号SCLK的频率低的存储器时钟信号MCLK。因此，芯片选择信号CSN的启动间隔更长，以及可保证充分激活字线WL所需的间隔“E”和自存储单元输出有效数据信号所需的间隔“C”。但是，在频繁执行存储器20的读操作的系统中，随着存储器时钟信号MCLK的频率下降，系统的性能恶化。
发明内容
本发明提供一种存储控制器，其防止了存储器在高频操作时输出错误数据，并改进了其中频繁执行存储器读操作的系统的性能。此外，本发明提供一种包括存储控制器的智能卡，该存储控制器防止了存储器在高频操作时输出错误数据，并改进了其中频繁执行存储器读操作的系统的性能。而且，本发明提供一种通过使用存储控制器来控制存储器的读操作的方法，该存储控制器防止了存储器在高频操作时输出错误数据，并改进了其中频繁执行存储器读操作的系统的性能。
依照本发明的一个方面，提供一种控制存储器的读操作和写操作之一的存储控制器。该存储控制器包括中央处理单元(CPU)，存储器接口和频率改变控制器。CPU响应于数据读请求信号输出读指令信号，以及响应于数据写请求信号输出写指令信号。存储器接口响应于读指令信号和写指令信号之一输出多个控制信号，响应于系统时钟信号产生存储器时钟信号，以及响应于频率改变控制信号改变存储器时钟信号的频率。频率改变控制器响应于所述多个控制信号和存储器时钟信号输出频率改变控制信号。
依照本发明的另一个方面，提供一种智能卡，包括只读存储器(ROM)、时钟信号发生器、异常状态检测器、非易失性存储器和存储控制器。ROM存储操作系统(OS)程序，时钟信号发生器产生系统时钟信号。异常状态检测器检测由外部环境变化引起的异常状态并产生基于检测结果的复位信号。非易失性存储器存储数据，存储控制器响应于系统时钟信号产生存储器时钟信号，在改变存储器时钟信号的频率的同时控制非易失性存储器的读操作或写操作，并执行OS程序以存储用户信息。
依照本发明的另一个方面，提供一种控制存储器的读操作的方法，包括接收数据读请求信号；响应于数据读请求信号输出控制信号；响应于频率改变控制信号确定存储器时钟信号的频率，以及产生具有所确定的频率的存储器时钟信号。
参照附图，通过详细描述示例性的实施例，本发明的上述特征将更加显而易见，其中图1是常规存储控制器和存储器的方块图；图2是常规存储控制器产生的、用于存储器的读操作中的信号的时序图；图3是由另一常规存储控制器产生的、用于存储器的读操作中的信号的时序图；图4是依照本发明的一个示例性的实施例的存储控制器和存储器的方块图；图5是图4所示的频率改变控制器的方块图；图6是图4所示的存储器接口的方块图；
图7是由图4所示的存储控制器执行的、涉及存储器的读操作的信号的时序图；图8是示出依照本发明的一个示例性的实施例、由图4所示的存储控制器执行的控制存储器的读操作的步骤的流程图；图9是示出依照本发明的一个示例性的实施例确定存储器时钟信号的频率和产生存储器时钟信号的步骤的流程图；和图10是依照本发明的一个示例性的实施例的、包括图4中的存储控制器的智能卡的方块图。
具体实施例方式
图4是依照本发明的示例性的实施例的存储控制器110和存储器120的方块图。参照图4，存储控制器110包括中央处理单元(CPU)111、存储器接口112和频率改变控制器113。存储器接口112与存储器120连接。当CPU 111接收外部数据读请求信号DRQ或外部数据写请求信号DWQ时，CPU 111向存储器接口112输出读指令信号CMD_R或写指令信号CMD_W。
存储器接口112分别响应于读指令信号CMD_R或写指令信号CMD_W，向存储器120输出数据读控制信号READ或数据写控制信号WRITE。此外，存储器接口112向存储器120输出芯片选择信号CSN、行地址信号RADD和列地址信号CADD。虽然图4示出存储器接口112通过相同的地址线输出行地址信号RADD和列地址信号CADD时，但存储器接口112还可以通过不同的地址线输出行地址信号RADD和列地址信号CADD。
存储器接口112还接收系统时钟信号SCLK并产生存储器时钟信号MCLK。稍后将参照图6更加详细地解释存储器接口112。可自外部器件将系统时钟信号SCLK输入给存储控制器110或通过内部时钟信号发生器产生系统时钟信号。存储控制器110和包括存储控制器110与存储器120的系统使用系统时钟信号SCLK。系统可以是芯片上系统(SOC)。存储器120使用存储器时钟信号MCLK。
频率改变控制器113自存储器接口112接收数据读控制信号READ或数据写控制信号WRITE。此外，频率改变控制器113接收芯片选择信号CSN、行地址信号RADD、列地址信号CADD和存储器时钟信号MCLK。
当频率改变控制器113接收数据读控制信号READ时，频率改变控制器113响应于行地址信号RADD产生频率改变控制信号WT。在频率改变控制器113接收外部复位信号RST之后、首次进行存储器120的读操作时，频率改变控制器113产生频率改变控制信号WT。稍后将参照图5详细解释频率改变控制器113。
存储器120响应于行地址信号RADD、列地址信号CADD、和数据读控制信号READ或数据写控制信号WRITE向内部数据总线130输出数据RDATA或写入从内部数据总线130接收的数据WDATA。由于所有本领域技术人员都熟知存储器120，因此图4中未示出存储器120的详细结构。
CPU 111向请求存储控制器110读数据RDATA的外部器件输出数据RDATA，该数据通过内部数据总线130从存储器120接收。此外，CPU 111通过内部数据总线130向存储器120发送数据WDATA，该数据为从请求存储控制器110写数据的外部器件接收。
图5是图4所示的频率改变控制器113的方块图。参照图5，频率改变控制器113包括锁存时钟信号发生器51、地址锁存器52、地址存储单元53、地址比较器54、复位信号检测器55和频率改变控制信号输出单元56。
锁存时钟信号发生器51响应于从图4中所示的存储器接口112接收的存储器时钟信号MCLK和芯片选择信号CSN产生锁存时钟信号ALCLK。地址锁存器52响应于锁存时钟信号ALCLK锁存行地址信号RADD(N)(N为大于1的自然数)，该信号是从存储器接口112连续地接收的。当向其栅极输入口G输入的锁存时钟信号ALCLK处于高电平时，地址锁存器52接收行地址信号RADD(N)，但是当锁存时钟信号ALCLK处于低电平时，其不接收行地址信号RADD(N)。
换句话说，当锁存时钟信号ALCLK处于高电平时，地址锁存器52连续地输出被锁存的行地址信号RADD(N)。当锁存时钟信号ALCLK处于低电平时，地址锁存器52保持最新被锁存的行地址信号RADD(N)的输出。
地址存储单元53响应于锁存时钟信号ALCLK，存储从地址锁存器52接收的行地址信号RADD(N)。地址存储单元53可以是D触发器。D触发器53通过输入口D接收行地址信号RADD(N)并通过时钟输入口接收锁存时钟信号ALCLK。当行地址信号RADD(N)在锁存时钟信号ALCLK的上升边缘移位时，D触发器53接收并存储行地址信号RADD(N)。现在将更详细地解释地址锁存器52和地址存储单元53的操作。
用于解释的目的，假定当锁存时钟信号ALCLK处于高电平时，行地址信号RADD0和RADD1连续地输入到地址锁存器52。这种情况下，由于锁存时钟信号ALCLK处于高电平，地址锁存器52锁存连续地接收的行地址信号RADD0与RADD1。地址存储单元53与锁存时钟信号ALCLK的上升边缘同步地接收行地址信号RADD0。地址存储单元53保持行地址信号RADD0的输出直到锁存时钟信号ALCLK的下一个上升边缘。因此，当地址锁存器52锁存行地址信号RADD1和输出被锁存的行地址信号RADD1时，地址存储单元53输出先前接收的行地址信号RADD0。
地址比较器54将从地址锁存器52接收的当前的行地址信号RADD(N)和从地址存储单元53接收的先前的行地址信号RADD(N-1)进行比较，并输出比较结果。地址比较器54可以是异或门。当当前的行地址信号RADD(N)与先前的行地址信号RADD(N-1)彼此不同时，异或门54输出高电平逻辑信号。
复位信号检测器55响应于芯片选择信号CSN、锁存时钟信号ALCLK和复位信号RST，输出复位检测信号RSTA。特别地，当复位信号检测器55在接收复位信号RST之后首次接收芯片选择信号CSN和锁存时钟信号ALCLK时，复位信号检测器55启动复位检测信号RSTA。
频率改变控制信号输出单元56响应于地址比较器54的输出信号和复位检测信号RSTA，输出频率改变控制信号WT。频率改变控制信号输出单元56可以是或门。当地址比较器54的输出信号和复位检测信号RSTA之一处于高电平时，或门56启动频率改变控制信号WT。
图6是图4所示的存储器接口112的方块图。参照图6，存储器接口112包括存储器时钟信号发生器61和指令译码器62。存储器时钟信号发生器61响应于频率改变控制信号WT和系统时钟信号SCLK产生预定频率的存储器时钟信号MCLK。特别地，当频率改变控制信号WT启动时，存储器时钟信号发生器61划分系统时钟信号SCLK以产生具有第一频率的存储器时钟信号MCLK。此外，当禁止频率改变控制信号WT时，存储器时钟信号发生器61产生具有第二频率的存储器时钟信号MCLK。这里，第二频率比第一频率高。
指令译码器62接收从CPU 111发送的系统时钟信号SCLK、存储器时钟信号MCLK和读指令信号CMD_R或写指令信号CMD_W。指令译码器62响应于读指令信号CMD_R，输出芯片选择信号CSN、地址信号ADD、和数据读控制信号READ或数据写控制信号WRITE。地址信号ADD包括行地址信号RADD和列地址信号CADD。指令译码器62与存储器时钟信号MCLK同步地输出芯片选择信号CSN、地址信号ADD和数据读控制信号READ或数据写控制信号WRITE。
下面，现在将参照图4-9说明依照本发明的示例性的实施例的由存储控制器110执行的控制存储器120的读操作的步骤。
图7是依照本发明的示例性的实施例用于存储器120的读操作中的信号的时序图，图8是示出依照本发明的示例性的实施例由存储控制器110执行的控制存储器120的读操作的步骤的流程图。
参照图4-8，操作1100中，存储控制器110的CPU 111响应于从外部器件接收的数据读请求信号DRQ，向存储器接口112输出读指令信号CMD_R。图7描述了存储器接口112响应于读指令信号CMD_R输出第一读控制信号READ1和接着输出第二读控制信号READ2的情形。
存储器接口112接收系统时钟信号SCLK、频率改变控制信号WT和读指令信号CMD_R或写指令信号CMD_W。操作1200中，存储器接口112的指令译码器62响应于读命令CMD_R，向存储器120和频率改变控制器113输出第一读控制信号READ1、芯片选择信号CSN、行地址信号RADD1和列地址信号CADD1。
存储器接口112的存储器时钟信号发生器61响应于频率改变控制信号WT，确定存储器时钟信号MCLK的频率。此外，操作1300中，存储器时钟信号发生器61划分系统时钟信号SCLK以产生具有所确定频率的存储器时钟信号MCLK。这里，指令译码器62启动芯片选择信号CSN一时间间隔“P1”，然后与存储器时钟信号MCLK同步地禁止芯片选择信号CSN。此外，指令译码器62与存储器时钟信号MCLK同步地输出第一读控制信号READ1、行地址信号RADD1和列地址信号CADD1。
参照图9将详细说明操作1300。图9是描述确定存储器时钟信号MCLK的频率和产生存储器时钟信号MCLK的操作1300的流程图。
操作1301中，当频率改变控制器113从存储器接口112接收第一读控制信号READ1时，频率改变控制器113确定行地址信号RADD1是否已经改变。参照图5将详细描述该操作。
锁存时钟信号发生器51响应于存储器时钟信号MCLK产生锁存时钟信号ALCLK。当锁存时钟信号ALCLK处于高电平时，地址锁存器52锁存连续接收的行地址信号RADD0和RADD1，并输出它们。这里，地址存储单元53与锁存时钟信号ALCLK的上升边缘同步地只接收和存储行地址信号RADD0。接着，地址锁存器52输出行地址信号RADD1，地址存储单元53输出先前接收的行地址信号RADD0。由于从地址锁存器52接收的行地址信号RADD1与从地址存储单元53接收的行地址信号RADD0彼此不同，因此地址比较器54输出高电平逻辑信号。
在操作1302中，频率改变控制信号输出单元56响应于地址比较器54的输出信号，启动频率改变控制信号WT一预定的时段“T1”，然后禁止频率改变控制信号WT。这里，地址锁存器52和地址存储单元53需要预定的时段“T1”来分别输出不同的行地址信号。
操作1303中，在频率改变控制信号WT的启动间隔“T1”期间，存储器时钟信号发生器61产生具有第一频率的存储器时钟信号MCLK。接着，当禁止频率改变控制信号WT时，存储器时钟信号发生器61产生具有第二频率的存储器时钟信号MCLK。
虽然图7描述了具有第一频率的相当于系统时钟信号SCLK的两个周期的存储器时钟信号MCLK的一个周期，如果需要，信号可具有不同的关系。此外，虽然图7描述了具有第二频率的与系统时钟信号SCLK的一个周期相同的存储器时钟信号MCLK的一个周期时，如果需要，信号可具有不同的关系。
如图7所示，存储器120启动预充电控制信号PGN一间隔“Q1”，然后响应于芯片选择信号CSN和具有第一频率的存储器时钟信号MCLK禁止预充电控制信号PGN。当启动预充电控制信号PGN时，将存储器120的位线(未示出)预充电到预定的电压电平。此外，响应于行地址信号RADD1激活存储器120的对应字线WL1，字线WL1的电压电平升高。接着，开启与字线WL1连接的存储器120的单元晶体管(未示出)，并向位线施加对应的存储单元的数据信号。
接着，存储器120响应于芯片选择信号CSN和具有第一频率的存储器时钟信号MCLK，启动传感放大器控制信号SEN一时间间隔“R1”，接着禁止传感放大器控制信号SEN。这里，在期间启动传感放大器控制信号SEN的时间间隔“R1”比从存储单元输出有效数据信号所需的时间间隔“C”要长。
当启动传感放大器控制信号SEN时，激活存储器120的位线传感放大器(未示出)以放大向位线施加的数据信号。因此，估计出存储于对应的存储单元中的数据的值。接着，存储器120通过数据输出电路(未示出)输出由位线传感放大器放大的作为输出数据信号DATA1的数据信号。
现在将说明指令译码器62响应于读指令信号CMD_R输出第二读控制信号READ2的情形。
如图7所示，指令译码器62输出第二读控制信号READ2、行地址信号RADD1和列地址信号CADD2。
在操作1301中，当频率改变改变器113接收第二读控制信号READ2时，频率改变控制器113确定是否移位了行地址信号RADD1。这已经参照图5进行了详细描述。
当锁存时钟信号ALCLK处于高电平时，地址锁存器52锁存行地址信号RADD1，并输出行地址信号RADD1。这里，地址存储单元53与锁存时钟信号ALCLK的上升边缘同步地接收和存储行地址信号RADD1。因此，地址锁存器52和地址存储单元53都输出行地址信号RADD1。
由于从地址锁存器52接收的行地址信号RADD1和从地址存储单元53接收的行地址信号RADD1彼此相同，地址比较器54输出低电平逻辑信号。频率改变控制信号输出单元56响应于地址比较器54的输出信号，保持频率改变控制信号WT处于禁止状态。
操作1304中，当行地址信号RADD1没有移位时，频率改变控制器113确定是否启动外部复位信号RST。参照图5将更详细地说明该操作。
当复位信号检测器55在接收了复位信号RST之后首次接收芯片选择信号CSN和锁存时钟信号ALCLK时，复位信号检测器55启动复位检测信号RSTA。接着，如图9所示，过程进行到操作1302以重复操作1302和1303。这里，为了保证存储器120的读操作稳定，当启动复位信号RST之后首次执行存储器120的读操作时，产生其频率比系统时钟信号SCLK的频率低的具有第一频率的存储器时钟信号MCLK。
当在操作1304中没有启动复位信号RST时，即当禁止复位检测信号RSTA时，频率改变控制信号输出单元56不启动频率改变控制信号WT。因此，在操作1305中，存储器时钟信号发生器61连续地产生具有第二频率的存储器时钟信号MCLK。
如上所述，依照本发明的示例性实施例的存储控制器110产生存储器时钟信号MCLK，该信号MCLK在行地址信号移位时的间隔“P”期间具有的频率比在行地址信号不移位时的间隔“P2”期间具有的频率低。因此，可以保证充分地激活字线WL1所需的时间间隔“S”和从存储单元输出有效数据信号所需的时间间隔“C”。因此，当在高频操作时，存储器120可输出有效的数据。
此外，依照本发明的示例性实施例的存储控制器110只有当行地址信号移位(间隔“P1”期间)或当启动复位信号RST时，才临时改变存储器时钟信号MCLK的频率。因此，在频繁执行存储器120的读操作的系统的情况下，可阻止系统的操作性能由于存储器120的读操作速度而恶化。
现在将说明包括依照本发明的示例性实施例的存储控制器的智能卡。
图10是依照本发明的包括存储控制器210的智能卡200的方块图。参照图10，智能卡200包括存储控制器210、非易失性存储器220、只读存储器(ROM)230、随机存取存储器(RAM)240、时钟信号发生器250、计时器260、异常状态检测器270和输入/输出(IO)接口280。存储控制器210包括CPU 211、存储器接口212和频率改变控制器213。智能卡200中所有的元件通过系统总线201连接。
CPU 211通过存储器接口212向非易失性存储器220写数据WDATA或从非易失性存储器220读数据RDATA。更特别地，为了向非易失性存储器220写数据WDATA，CPU 211通过系统总线201向存储器接口212输出数据写指令信号CMD_W和向非易失性存储器220输出数据WDATA以向非易失性存储器220写数据WDATA。为了从非易失性存储器220读数据RDATA，CPU 211通过系统总线201向存储器接口212输出读指令信号CMD_R，并接着从非易失性存储器220接收数据RDATA。
此外，CPU 211通过IO接口280和系统总线201从外部智能卡主机接收程序代码PRO_CODE。CPU 211执行由程序代码PRO_CODE指示的命令并向系统总线201输出控制信号SCTL以控制智能卡200中的器件。CPU 211执行操作系统(OS)程序以存储使用信息和执行各种代码操作。
存储器接口212的操作与图4中所示的存储器接口112的操作相同，除了例如存储器接口212响应于从CPU 211接收的存储器控制信号(未示出)向ROM 230输出地址信号ROM_ADD或向RAM 240输出指令信号CMD与地址信号RAM_ADD、以及存储器接口212与系统总线201连接以外。
非易失性存储器220存储通过系统总线201接收的数据WDATA和读数据DTATA，并在CPU 211和存储器接口212的控制下通过系统总线201输出该数据。
ROM 230存储OS程序，RAM 240临时存储当CPU 211执行OS程序时产生的数据。时钟信号发生器250产生系统时钟信号SCLK并向智能卡200中所有的器件输出系统时钟信号SCLK。计时器260控制CPU 211执行OS程序所需的定时。异常状态检测器270检测外部环境的异常状态，例如异常电压、频率、温度、光等等，并产生复位信号RST以复位智能卡200中的所有器件。当智能卡200与外部智能卡主机连接时，IO接口280将CPU 211对接到外部智能卡主机。
如上所述，依照本发明的示例性实施例的存储控制器、包括存储控制器的智能卡和控制存储器读操作的方法可防止存储器当工作在高频下时输出错误信息。此外，本发明示例性的实施例可防止频繁执行存储器读操作的系统的性能由于存储器读操作的速度而变坏。
虽然参照本发明的示例性的实施例具体地示出和描述了本发明，本领域技术人员应该理解的是，在不脱离由下述权利要求及其等价物所限定的本发明的精神和范围的情况下，可以进行各种形式上和细节上的改变。
本申请主张2003年8月12日在韩国知识产权局申请的韩国专利申请号No.2003-55876的优先权，这里结合其公开的全部内容作为参考。
权利要求
1.一种用于控制存储器的读操作和写操作之一的存储控制器，包括中央处理单元(CPU)，用于响应于数据读请求信号以输出读指令信号和响应于数据写请求信号以输出写指令信号；存储器接口，用于响应于读指令信号和写指令信号之一以输出多个控制信号的、基于系统时钟信号产生存储器时钟信号和基于频率改变控制信号改变存储器时钟信号的频率；和频率改变控制器，用于响应于所述多个控制信号和存储器时钟信号以输出所述频率改变控制信号。
2.如权利要求1的存储控制器，其中所述多个控制信号包括读控制信号、写控制信号、行地址信号、列地址信号和芯片选择信号之一。
3.如权利要求2的存储控制器，其中当频率改变控制器接收读控制信号时，所述频率改变控制器确定是否移位行地址信号，并基于该确定输出所述频率改变控制信号。
4.如权利要求2的存储控制器，其中所述频率改变控制器包括锁存时钟信号发生器，用于接收存储器时钟信号和产生锁存时钟信号；地址锁存器，用于响应于锁存时钟信号锁存第一行地址信号；地址存储单元，用于响应于锁存时钟信号存储自地址锁存器接收的第二行地址信号；地址比较器，用于比较第一和第二行地址信号并基于比较结果输出逻辑信号；和频率改变控制信号输出单元，用于响应于逻辑信号以启动或禁止频率改变控制信号，其中第二行地址信号先于第一行地址信号。
5.如权利要求4的存储控制器，其中所述频率改变控制器还包括用于响应于在复位信号检测器接收了复位信号之后首次接收的芯片选择信号和锁存时钟信号而产生复位检测信号的复位信号检测器，以及响应于逻辑信号和复位检测信号启动或禁止频率改变控制信号的频率改变控制信号输出单元。
6.如权利要求5的存储控制器，其中所述存储器接口包括存储器时钟信号发生器，用于接收系统时钟信号、产生存储器时钟信号和响应于频率改变控制信号来改变存储器时钟信号的频率；和指令译码器，用于接收系统时钟信号、存储器时钟信号和读指令信号或写指令信号并输出该多个控制信号。
7.如权利要求6的存储控制器，其中当启动频率改变控制信号时存储器时钟信号发生器产生具有第一频率的存储器时钟信号，当禁止频率改变控制信号时存储器时钟信号发生器产生具有第二频率的存储器时钟信号。
8.如权利要求7的存储控制器，其中具有第一频率的存储器时钟信号的周期比具有第二频率的存储器时钟信号的周期长。
9.一种智能卡，包括只读存储器(ROM)，用于存储操作系统(OS)程序；时钟信号发生器，用于产生系统时钟信号；异常状态监测器，用于检测由外部环境的变化而引起的异常状态并基于检测结果产生复位信号；非易失性存储器，用于存储数据；和存储控制器，用于基于系统时钟信号产生存储器时钟信号、当改变存储器时钟信号的频率时控制非易失性存储器的读操作和写操作之一、并执行操作系统程序以存储用户信息。
10.如权利要求9的智能卡，其中所述存储控制器包括中央处理单元(CPU)，用于产生读指令信号和写指令信号之一、通过系统总线向非易失性存储器输出写数据信号或通过系统总线从非易失性存储器接收读数据信号、执行操作系统程序并与智能卡主机通信；存储器接口，用于响应于读指令信号和写指令信号之一以输出多个控制信号、接收系统时钟信号、产生存储器时钟信号和响应于频率改变控制信号以改变存储器时钟信号的频率；和频率改变控制器，用于响应于所述多个控制信号和存储器时钟信号以输出频率改变控制信号。
11.如权利要求10的智能卡，还包括用于将CPU对接到智能卡主机的输入/输出接口；和用于存储当CPU执行操作系统程序时产生的数据的随机存取存储器(RAM)。
12.如权利要求10的智能卡，其中所述多个控制信号包括读控制信号、写控制信号、行地址信号、列地址信号和芯片选择信号之一。
13.如权利要求10的智能卡，其中当频率改变控制器接收读控制信号时频率改变控制器确定是否移位行地址信号，并响应于该确定输出频率改变控制信号。
14.一种控制存储器的读操作的方法，包括接收数据读请求信号；响应于数据读请求信号输出控制信号；和响应于频率改变控制信号确定存储器时钟信号的频率和产生具有所确定的频率的存储器时钟信号。
15.如权利要求14的方法，其中确定存储器时钟信号的频率并产生存储器时钟信号的步骤包括接收控制信号并确定是否移位了行地址信号；当移位了行地址信号时，启动频率改变控制信号一预定的时段和禁止频率改变控制信号；当行地址信号未移位时，保持频率改变控制信号处于禁止状态；和当启动频率改变控制信号时产生具有第一频率的存储器时钟信号，当禁止频率改变控制信号时产生具有第二频率的存储器时钟信号。
16.如权利要求15的方法，其中具有第一频率的存储器时钟信号的周期比具有第二频率的存储器时钟信号的周期长。
17.如权利要求14的方法，其中确定存储器时钟信号的频率和产生存储器时钟信号的步骤包括确定是否启动了复位信号；当启动了复位信号时，启动频率改变控制信号一预定时段和禁止频率改变控制信号；当禁止复位信号时，把频率改变控制信号保持在禁止状态；和当启动频率改变控制信号时产生具有第一频率的存储器时钟信号，当禁止频率改变控制信号时产生具有第二频率的存储器时钟信号。
18.如权利要求17的方法，其中，启动频率改变控制信号和禁止频率改变控制信号的步骤包括当在启动复位信号之后首次进行存储器的读操作时，启动频率改变控制信号一预定时段和禁止频率改变控制信号。
19.如权利要求17的方法，其中具有第一频率的存储器时钟信号的周期比具有第二频率的存储器时钟信号的周期长。
全文摘要
提供一种选择性改变存储器时钟信号的频率的存储控制器、一种包括该存储控制器的智能卡和一种控制存储器的读操作的方法。存储控制器包括中央处理单元(CPU)、存储器接口和频率改变控制器。CPU响应于数据读请求信号输出读指令信号和响应于数据写请求信号输出写指令信号。存储器接口响应于读指令信号和写指令信号之一输出多个控制信号，产生基于系统时钟信号的存储器时钟信号和响应于频率改变控制信号改变存储器时钟信号的频率。频率改变控制器响应于多个控制信号和存储器时钟信号输出频率改变控制信号。存储控制器、包括该存储控制器的智能卡和控制存储器读操作的方法防止了存储器当在高频工作时输出错误数据。
文档编号G06F12/00GK1591368SQ200410087410
公开日2005年3月9日 申请日期2004年8月12日 优先权日2003年8月12日
发明者金民圭 申请人:三星电子株式会社