半导体集成电路、包括半导体集成电路的系统设备及半导体集成电路控制方法

专利名称：半导体集成电路、包括半导体集成电路的系统设备及半导体集成电路控制方法
技术领域：
本发明 一般涉及用于诸如便携式摄像机或照相机之类的设备的半导体 集成电路、包括该半导体集成电路的系统设备以及控制该半导体集成电路的 方法，该便携式摄像机或照相机之类的设备包括例如互补金属氧化物半导体
(CMOS)图像传感器或电荷耦合器件(CCD)图像传感器，并且可连接到 并行总线或诸如通用串行总线(USB)之类的高速串行总线。
背景技术：
近几年，使用通过USB可连接到个人计算机(下文称为PC)的包括 CMOS传感器的照相机来举行视频会议或进行视频电话呼叫已变得非常容 易。这很大程度上归功于具有高像素数并配备有通常用作PC的通用接口的 USB接口的小型CMOS传感器的照相机(称为网络照相机)的发展。对于 笔记本型PC和液晶显示器的使用来说，减小网络照相机的尺寸尤为重要。 这又依次使得必须减小构成网络照相机的CMOS传感器、USB LSI和外围电 路的尺寸。
图13示出了传统网络照相机系统的示范性配置。如图13所示，网络照 相机105包括光学镜头101、 CMOS传感器102、 USB控制器103、调节器 104。网络照相机105通过USB控制器103中的USB接口连接到PC 106。 可以使用电荷耦合器件(CCD)传感器来代替CMOS传感器102。
图14是示出图13中所示的USB控制器103的示范性内部结构的框图。 如图14所示，USB控制器103包括CMOS传感器接口电路107、图像数据 FIFO 108、USB接口电路109、CPU 110和程序ROM 1U。除了程序ROM 111 之外，USB控制器103也可以包括可擦除可编程只读存储器(EPROM)。
USB控制器103被实施为LSI。LSI优选地被设计为可连接到各种CMOS 传感器和CCD传感器。
同时，为了将USB控制器103连接到各种CMOS和CCD传感器，必 须配置各种对于这些传感器中的每一个的设置(例如，地址和数据)。通常
由CPU 110根据存储在程序ROM 111中的程序、通过将CMOS传感器102 和USB控制器103相接口连接的CMOS传感器接口电路107来执行所连接 的CMOS或CCD传感器(在此例中为CMOS传感器102 )的设置配置。USB 控制器103的一个缺点是由于程序ROM lll是只读存储器，因此仅可以获 得在工厂中预先安装的程序。这意味着USB控制器103仅可适用于预定的 传感器类型。
解决上述问题的一条途径是在USB控制器中提供诸如EPROM或RAM 的可重写存储器，使得在制造之后也能够增加或替代程序(如参见专利文献 1)。但是，增加EPROM提高了 USB控制器的生产和测试成本。此外，由 于在切断提供给USB控制器的电源时RAM中的程序会丢失，因此使用RAM 代替EPROM会引起其它问题。
假定网络照相机按照USB协议而工作，在关断和再接通电源后，PC将 该网络照相机再次识别为USB设备。由于在此过程中对于其CMOS传感器 的设置丢失，必须重新配置这些设置。因此，当使用RAM时，必须重新安 装构成网络照相机的固件的程序。重新安装该程序的一条途径是从主计算机 下载它们(如参见专利文献2 )。另 一条途径是从诸如EPROM的外部存储器 传送该程序(如参见专利文献3)。
通过下载来重新安装程序是一条非常合算的途径。但是，这种方法需要 主计算机上的专用下载程序，而 一些用户不愿意在它们的主计算机上安装这 样的程序。另一方面，对于使用诸如EPROM的外部存储器的后一种方法， 用户可以选择是否安装外部存储器。日本专利申请公开第2002-14833号日本专利申请公开第2006-1901:32号日本专利申请公开第2002-24159号
因而，使用诸如EPROM的外部存储器是重新安装程序的一条简单而有 效的途径。然而，为了使用外部存储器，必须提供另外的端子或管脚以将外 部存储器连接到USB LSI。这在减小网络照相机的尺寸时会引起问题。避免 USB LSI的端子或管脚数的增加的一条途径是使用具有串行接口的串行电 可擦除可编程只读存储器(串行EEPROM)。但是，由于串行EEPROM的 数据传送速率非常低而且开机后USB设备的启动时间非常短，因此能够从
串行EEPROM读取的数据量很有限。

发明内容
本发明的实施例提供了一种半导体集成电路、 一种包括该半导体集成电 路的系统设备以及控制该半导体集成电路的方法，其解决了或减少了由相关 技术的局限性和缺点引起的一个或多个问题。
本发明的一个实施例提供一种半导体集成电路，其将外部电路和控制该 外部电路的主机接口连接，并从可重写外部存储器中获取用于将该外部电路 与该主机接口连接的数据。该半导体集成电路包括外部端子，外部信号线 组连接于其上，该外部信号线组包括并联连接外部电路和外部存储器的信号 线；外部端子接口电路，被配置为通过该外部信号线组将该半导体集成电路 与该外部电路或所连接的该外部存储器接口连接；以及控制电路，被配置为 激活或禁止(deactivate)该外部电路和该外部存储器；其中，该控制电路被 配置为激活将要经由该外部端子接口电路接入的该外部电路或外部存储器。
本发明的另一个实施例提供一种系统设备，其包括外部电路；可重写 外部存储器；和半导体集成电路，该半导体集成电路被配置为将外部电路和 控制该外部电路的主机接口连接，并从外部存储器中获取用于将该外部电路 与该主机接口连接的数据。该半导体集成电路包括外部端子，外部信号线 组连接于其上，该外部信号线组包括并联连接外部电路和外部存储器的信号 线；外部端子接口电路，被配置为通过该外部信号线组将该半导体集成电路 与该外部电路或所连接的该外部存储器接口连接；以及控制电路，被配置为 激活或禁止该外部电路和该外部存储器；其中，该控制电路被配置为激活将 要经由该外部端子接口电路接入的该外部电路或外部存储器。
本发明的又一实施例提供一种控制半导体集成电路的方法，该半导体集 成电路将外部电路和控制该外部电路的主机接口连接，并从可重写外部存储 器中获取用于将该外部电路与该主机接口连接的数据。该方法包括步骤激 活将要接入的该外部电路或外部存储器，该外部电路和该外部存储器由同一 外部信号线组并联连接到该半导体集成电路。


图1是示出包括根据本发明的第一实施例的半导体集成电路1的系统设
备的示范性结构的框图2是示出图1中所示的半导体集成电路1从外部存储器3输入数据和 向外部存储器3输出数据的过程的时序图3是示出图1中所示的外部端子接口电路13的一部分示范性内部结 构的电路图4是示出包括图1中所示的半导体集成电路l的网络照相机的示范性 结构的框图5是示出图4中所示的USB控制器33的示范性内部结构的框图； 图6是示出图5中所示的外部信号线组35的具体示例的图； 图7是示出当EPROM用作外部存储器34时的外部信号线组35的具体 示例的图8是示出包括根据本发明的第一实施例的半导体集成电路1的系统设 备的另一示范性结构的框图9是示出包括根据本发明的第二实施例的半导体集成电路la的系统 设备的示范性结构的框图IO是示出图9中所示的外部电路2a的一部分示范性内部结构的电路
图11是示出包括图9中所示的半导体集成电路la的网络照相机的示范 性结构的框图12是示出包括根据本发明的第二实施例的半导体集成电路la的系统 设备的另 一示范性结构的框图13是示出传统网络照相机系统的示范性结构的图；以及
图14是示出图13中所示的USB控制器103的示范性内部结构的框图。
具体实施例方式
下面将参照附图描述本发明的优选实施例。
第一实施例
图1是示出包括根据本发明的第一实施例的半导体集成电路1的系统设 备10的示范性结构的框图。
如图1所示，系统设备10包括半导体集成电路1、外部电路2和诸如 EPROM的可重写存储器的外部存储器3。半导体集成电路1包括用于连接
信号线的外部端子(未示出)。该外部电路2和外部存储器3由包括连接到 相应外部端子的多条信号线的外部信号线组4并联连接。
例如，从半导体集成电路1输出到外部信号线组4的数据信号进入外部 电路2或外部存储器3。半导体集成电路1也通过诸如USB的外部信号线组 5连接到诸如个人计算机(下文称为PC )的主机6。半导体集成电路1控制 提供给外部电路2和外部存储器3的电源。当经由外部信号线组4从/向外部 电路2输入/输出数据时，半导体集成电路1仅向外部电路2提供电源。当经 由外部信号线组4从/向外部存储器3输入/输出数据时，半导体集成电路1 仅向外部存储器3提供电源。
半导体集成电路1也包括CPU 11、程序ROM 12、外部端子接口电路 13、包括用于将半导体集成电路1连接到主机6的接口的内部电路14、程序 RAM 15以及电源电路16。程序ROM 12包含将由CPU 11执行的预先安装 的程序。程序RAM15存储CPU11接入外部电路2所用的程序和数据，并 被配置为允许增加和修改程序和数据。外部端子接口电路13作为将半导体 集成电路1连接到外部电路2和外部存储器3的接口而运行。
CPU 11、程序ROM 12、外部端子接口电路13、内部电路14和程序RAM 15经由内部信号线组17彼此连接。此外，外部端子接口电路13和内部电路 14经由内部信号线组18连接。CPU 11控制电源电路16，从而控制提供给 外部电路2和外部存储器3的电源。在图l所示的结构中，外部端子接口电 路13对应于外部端子接口电路，程序RAM 15对应于内部易失性存储器， 程序ROM 12对应于内部非易失性存储器，CPU 11和程序ROM 12对应于 控制电路。
当半导体集成电路1从/向外部电路2输入/输出数据时，CPU 11根据存 储在程序ROM 12中的程序，使得电源电路16切断提供给外部存储器3的 电源，并向外部电路2提供电源。CPU 11从而激活并接入外部电路2。
当半导体集成电路1从/向外部存储器3输入/输出数据时，CPU 11根据 存储在程序ROM 12中的程序，使得电源电路16切断提供给外部电路2的 电源，并向外部存储器3提供电源。CPU 11从而激活外部存储器3并接入 外部存储器3和程序RAM 15。
在向外部存储器3写入凝:据的过程中，CPU 11经由内部信号线组17、 外部端子接口电路13和外部信号线组4,向外部存储器3写入诸如程序的数
据，该程序是经由外部信号线组5从主机6输入到内部电路14的。在将外 部存储器3中的数据传送到程序RAM 15的过程中，CPU 11经由外部信号 线组4、外部端子接口电路13和内部信号线组17从外部存储器3中读取数 据并将数据写入到程序RAM 15中。
图2是示出半导体集成电路1从/向外部存储器3输入/输出数据的过程 的时序图。
在图2所示的激活时段，CPU 11向外部电路2提供电源并切断提供给 外部存储器3的电源。结果，外部电路2被使能输入/输出数据，而外部存储 器3被禁止。在激活时段，半导体集成电路1经由外部信号线组4从/向外部 电路2输入/输出信号。在下一时段ST1， CPU 11切断提供给外部电路2的 电源，然后向外部存储器3提供电源。结果，外部电路2被禁止，而外部存 储器3被使能输入/输出数据。
在下一时段ST2， CPU 11在外部存储器3和程序RAM 15之间传送数 据。在时段ST2之后的时段ST3内，CPU11切断电源，从而禁止外部存储 器3,并恢复对外部电路2提供电源以返回到激活时段。
这样，半导体集成电路1能够从外部存储器3将接入外部电路2所必须 的程序和数据下载到内部程序RAM 15中，而不用连接外部存储器3的专用 端子或信号线。
图3是示出图1所示的外部端子接口电路13的一部分示范性内部结构 的电路图。
外部端子接口电路13包括多个I/0单元21和选择电路22。每个I/0单 元21包括緩冲器25和AND电路26。在图3中，为了描述目的，仅示出了 一个1/0单元21。其它1/0单元21具有与图3中所示的结构基本相同的结 构。内部信号线组17和18连接到选择电路22。选择电路22根据来自CPU 11的控制信号将内部信号线组17或18经由I/O单元21连接到外部信号线 组4。緩沖器25的输入端和AND电路26的输出端连接到选择电路22，緩 冲器25的输出端连接到AND电路26的一个输入端，I/O单元21的连接端 连接到外部信号线组4的相应信号线。CPU 11将控制信号发送给緩冲器25 的控制信号输入端和AND电路26的另一个输入端，从而导通或关闭由緩沖 器25和AND电路26作用的门(gate )。
当通过外部端子接口电路13将信号输出到外部信号线组4时，CPU 11输出低电平信号到緩沖器25的控制信号输入端以导通緩沖器25，并输出低 电平信号到AND电路26的一个输入端，从而引起AND电路26的输出端 的信号降到低电平。结果，经由连接到选择电路22的内部信号线组17或18 输入的信号经由緩沖器25输出到外部信号线组4。
例如，当向外部存储器3写入从主机6经由外部信号线组5而输入到内 部电路14中的诸如程序的数据时，CPU 11如上所述地切断提供给外部电路 2的电源并将电源提供给外部存储器3，使得选择电路22将内部信号线组17 连接到I/0单元21。然后，CPU11导通緩冲器25，并使得AND电路26关 闭其门(gate)。当向外部电路2输出从主机6经由外部信号线组5输入到内 部电路14的数据信号时，CPU 11如上所述地将电源提供给外部电路2，并 切断提供给外部存储器3的电源，使得选择电路22将内部信号线组17连接 到I/O单元21 。然后，CPU 11导通緩冲器25并使得AND电路26关闭其门。
当从外部信号线组4向外部端子接口电路13输入信号时，CPU 11输出 高电平信号到緩沖器25的控制信号输入端以关断缓沖器25,并输出高电平 信号到AND电路26的一个输入端，从而使得AND电路26打开其门。结 果，从外部信号线组4经由AND电路26向选择电路22输入信号，然后将 该信号输出到内部信号线组17或18。
例如，当^J^卜部存储器3向程序RAM 15传送数据时，CPU 11如上所 述地切断提供给外部电路2的电源并将电源提供给外部存储器3，使得选择 电路22将内部信号线组17连接到I/0单元21。然后，CPU ll关断緩沖器 25，并使得AND电路26打开其门。当从外部电路2向内部电路14发送信 号时，CPU11如上所述地将电源提供给外部电路2，并切断提供给外部存储 器3的电源，使得选择电路22将内部信号线组18连接到I/O单元21。然后， CPU 11关断緩沖器25并使得AND电路26打开其门。
图4是示出包括图1所示的半导体集成电路1的网络照相机的示范性结 构的框图。
如图4所示，网络照相机30包括光学镜头31、 CMOS传感器32、 USB 控制器33和外部存储器34。 USB控制器33包括用于连接信号线的外部端 子(未示出)。CMOS传感器32和外部存储器34由包括多条连接到相应外 部端子的信号线的外部信号线组35并联连接。USB控制器33也经由USB 36 连接到PC40。可以使用CCD传感器来代替CMOS传感器32。网络照相机 30与图1的系统设备10对应，CMOS传感器32与图1的外部电路2对应， USB控制器33与图1的半导体集成电路1对应，外部存储器34与图1的外 部存储器3对应，外部信号线组35与外部信号线组4对应。此外，USB 36 与图1的外部信号线组5对应，PC 40与图1的主机6对应。
图5是示出图4所示的USB控制器33的示范性内部结构的框图。
如图5所示，USB控制器33包括CPU 41 、程序ROM 42、 CMOS传感 器接口电路43、多用途输入/输出(GPIO)接口电路44、包括图像数据FIFO 和USB接口电路的内部电路45、程序RAM 46以及电源电路47。 CPU 41 与图1的CPU 11对应，程序ROM 42与程序ROM 12对应，CMOS传感器 接口电路43和GPIO接口电路44与外部端子接口电路13对应，内部电路 45与内部电路14对应，程序RAM 46与程序RAM 15对应，电源电路47 与电源电3各16对应。
程序ROM 42包含将由CPU 41执行的预先安装的程序。程序RAM 46 存储CPU 41接入CMOS传感器32所用的程序和数据，并被配置为允许增 加和修改程序和数据。CMOS传感器接口电路43作为将USB控制器33连 接到CMOS传感器32和外部存储器34的接口而运行。GPIO接口电路44 作为连接网络照相机30的外围设备的接口而运行。
CPU 41 、程序ROM 42、 CMOS传感器接口电路43 、 GPIO接口电路44、 内部电路45和程序RAM 46经由内部信号线组48连接。
CMOS传感器接口电路43经由内部信号线组49连接到内部电路45。 此外，CMOS传感器接口电路43经由外部信号线组35连接到外部存储器 34和CMOS传感器32, GPIO 4妻口电路44经由外部信号线组35连接到外 部存储器34。此外，内部电路45经由USB 36连接到PC 40。内部电路45 包括用于将USB控制器33连接到PC 40的接口 。内部信号线组48与图1 的内部信号线组17对应，内部信号线组49与图1的内部信号线组18对应。 电源电路47降低从PC 40经由USB 36提供的电压并输出该降低的电压。 CPU 41控制电源电路47，从而控制提供给CMOS传感器32和外部存储器 34的电源。
当USB控制器33从/向CMOS传感器32输入/输出信号时，CPU41根 据存储在程序ROM 42中的程序，使得电源电路47切断提供给外部存储器 34的电源，并向CMOS传感器32提供电源。CPU41 乂人而激活并接入CMOS
传感器32。
当USB控制器33从/向外部存储器34输入/输出数据时，CPU 41根据 存储在程序ROM 42中的程序，使得电源电路47切断提供给CMOS传感器 32的电源，并向外部存储器34提供电源。CPU 41从而激活外部存储器34 并接入外部存储器34和程序RAM 46。
在向外部存储器34写入^:据的过程中，CPU 41经由内部信号线组48、 CMOS传感器接口电路43、 GPIO接口电路44和外部信号线组35,向外部 存储器34写入数据，该数据是经由USB 36从PC 40输入到内部电路45的。 在将外部存储器34中的数据传送到程序RAM46的过程中，CPU41经由外 部信号线组35、 CMOS传感器接口电路43、 GPIO接口电路44和内部信号 线组48从外部存储器34中读取数据并将数据写入到程序RAM 46中。
图6是示出外部信号线组35的具体示例的图。
如图6所示，外部信号线组35包括用于从CMOS传感器32发送信号 到CMOS传感器接口电路43的下述信号线用于发送具有(n+l )位宽度 的输入图像数据IMGD [n:0]的信号线；用于发送指示图像数据的有效性时段 的信号HSYNC和VSYNC的信号线；以及用于发送时钟信号PCLK的信号 线，其中输入图像数据IMGD [n:0]和信号HSYNC和VSYNC利用该时钟信 号同步。外部信号线组35也包括用于从CMOS传感器接口电路43发送信 号到CMOS传感器32的下述信号线用于发送用来在CMOS传感器32中 产生时钟信号的原始时钟信号MCLK的信号线；用于发送用来重置CMOS 传感器32的重置信号PWDWN的信号线；以及用于发送时钟信号SCK和 用来串行通信以接入CMOS传感器32中的寄存器(未示出)的串行数据SDA 的信号线。该外部信号线组35还包括用于将网络照相机30的外围设备连接 到GPIO接口电路44的(m+1 )条信号线GPIO [m:O]。
图7是示出当使用EEPROM作为外部存储器34时的外部信号线组35 的具体示例的图。
如图7所示，EEPROM 34由发送接入授权(芯片使能)信号CE#、读 (输出使能)信号OEl写(写使能)信号WE#、具有(q+1)位宽度的地 址数据A [q:O]以及具有(r+1)位宽度的数据D [n0]的信号线连接。数据D 的宽度通常为8位。因此，当EEPROM 34的容量为8KB时，地址数据A 的宽度变为13位，用于EEPROM 34的信号线的总数变为24。在这种情况
下，例如，n被设置为7， m被设置为8，外部信号线组35的信号线数变为 24。如果除了上述信号线之外的其它信号线可用于CMOS传感器32和CMOS 传感器接口电路43之间，则这些信号线也可以用来连接EEPROM 34。
CMOS传感器接口电路43包括选择电路55, GPIO接口电路44包括选 择电路56。选择电路55根据来自CPU41的控制信号将内部信号线组48或 49连接到外部信号线组35。当CPU 41控制连接到GPIO接口电路44的外 围设备时，CPU 41经由寄存器(未示出)连接到GPIO接口电路44。选择 电路56根据来自CPU41的控制信号将信号线GPIO [m:0]连接到内部信号线 组48或寄存器。
当从或向CMOS传感器32输入或输出信号时，CPU 41使得选择电路 55将内部信号线组49连接到外部信号线组35的除了信号线GPIO [m:0]之 外的其它信号线上，并使得选择电路56将信号线GPIO [m:0]连接到寄存器。 当向EEPROM 34写入诸如程序的数据或将EEPROM 34中的数据传送到程 序RAM46时，CPU41使得选择电路55或56将内部信号线组48连接到外 部信号线组35。
在图1所示的示例中，CPU 11在外部存储器3和程序RAM 15之间传 送数据。可替换地，直接存储器存取(DMA)控制器19可以用于加速数据 传送，如图8所示。DMA控制器19管理外部存储器3和程序RAM 15之间 的数据传送的方向和读取或写入数据的地址。CPU 11请求DMA控制器19 开始直接存储器存取(DMA)并等待来自DMA控制器19的DMA完成报 告。尽管半导体集成电路l的尺寸变得比图l所示的要大，但是此结构能够 加速数据传送。外部电路2和外部存储器3以与上面参照图1所述的基本相 同的方式来切换。在图8所示的结构中，CPUll、程序ROM12和DMA控 制器19构成控制电路。
在上述实施例中，电源电路16被提供在半导体集成电路1中。可替换 地，电源电路16可以被提供在半导体集成电路1之外。
如上所述，第一实施例的半导体集成电路1可以使用相同外部信号线组 4连接到外部电路2或外部存储器3。当从/向外部电路2输入/输出数据时， 半导体集成电路1的CPU 11切断提供给外部存储器3的电源，并向外部电 路2提供电源从而激活外部电路2，然后接入外部电路2。当从/向外部存储 器3输入/输出数据时，半导体集成电路1的CPU 11切断提供给外部电路2
的电源，并向外部存储器3提供电源从而激活外部存储器3，然后接入外部 存储器3和程序RAM15。因而，本发明的第一实施例能够使得半导体集成 电路从外部存储器下载程序到内部RAM,而不用增加管脚数和半导体集成 电路的尺寸。
第二实施例
上述第一实施例的半导体集成电路l被配置为能够使用相同外部信号线 组4通过控制提供给外部电路2和外部存储器3的电源，从/向外部电路2 或外部存储器3输入/输出信号。在本发明的第二实施例中，半导体集成电路 la被配置为能够使用同一外部信号线组4,通过使用控制外部电路2a和外 部存储器3a的数据输入-输出功能的控制信号，从/向外部电路2a或外部存 储器3a输入/输出信号。
图9是示出包括根据本发明的第二实施例的半导体集成电路la的系统 设备10a的示范性结构的框图。将图9中与图1所示的组件对应的组件指定 相同的参考数字，并且略去对这些组件的描述。这里讨论图1和图9之间的 差别。
在图9所示的示范性结构中，图1的系统设备IO被重新命名为系统设 备10a,半导体集成电路1被重新命名为半导体集成电路la， CPU 11用CPU lla来替代，外部电路2用外部电路2a来替代，外部存储器3用外部存储器 3a来替代。此外，在图9中，图1的电源电路16被去掉，CPU lla被配置 为控制外部电路2a和外部存储器3a的数据输入-输出功能。
如图9所示，系统设备10a包括半导体集成电路la、外部电路2a和诸 如EPROM的可重写存储器的外部存储器3a。
半导体集成电路ia包括用于连接信号线的外部端子(未示出)。外部电
路2a和外部存储器3a由包括连接到相应外部端子的多条信号线的外部信号 线组4并联连接。例如，从半导体集成电路la输出到外部信号线组4的数 据信号进入外部电路2a或外部存储器3a。半导体集成电路la也通过外部信 号线组5连接到主机6。半导体集成电路la控制外部电路2a和外部存储器 3a的数据输入-输出功能。当经由外部信号线组4从/向外部电路2a输入/输 出数据时，CPU 11a激活外部电路2a的输入-输出功能，并禁止外部存储器 3a的数据输入-输出功能。当经由外部信号线组4 /人/向外部存储器3a输入/ 输出数据时，CPU 11a激活外部存储器3a的数据输入-输出功能，并禁止外 部电路2a的数据输入-输出功能。
半导体集成电路la也包括CPU lla、程序ROM12、外部端子接口电路 13、包括用于将半导体集成电路la连接到主机6的接口的内部电路14以及 程序RAM 15。程序ROM 12包含将由CPU lla执行的预先安装的程序。程 序RAM 15存储CPU 1 la接入外部电^各2a所用的程序和lt据，并被配置为 允许增加和修改程序和数据。外部端子接口电路13包括用于将半导体集成 电路la连接到外部电路2a和外部存储器3a的接口 。
CPU lla、程序ROM 12、外部端子接口电路13、内部电路14和程序 RAM 15经由内部信号线组17 4皮此连接。此外，外部端子接口电路13和内 部电路14经由内部信号线组18彼此连接。在图9所示的结构中，CPU lla 和程序ROM 12构成控制电^"。
当半导体集成电路la从/向外部电路2a输入/输出数据时，CPU lla才艮 据存储在程序ROM 12中的程序，禁止外部存储器3a的数据输入-输出功能， 并激活外部电路2a的输入-输出功能。然后CPU 11 a接入外部电路2a。
当半导体集成电路la从/向外部存储器3a输入/输出数据时，CPU lla 根据存储在程序ROM 12中的程序，禁止外部电路2a的数据输入-输出功能， 并激活外部存储器3a的输入-输出功能。然后CPU lla接入外部存储器3a。
在向外部存储器3a写入数据的过程中，CPUlla经由内部信号线组17、 外部端子接口电路13和外部信号线组4，向外部存储器3a写入诸如程序的 数据，该程序是经由外部信号线组5从主机6输入到内部电路14的。在从 外部存储器3a到程序RAM 15传送数据的过程中，CPU lla经由外部信号 线组4、外部端子接口电路13和内部信号线组17从外部存储器3a中读取数 据并将数据写入到程序ram 15中。
图10是示出图9所示的外部电路2a的一部分示范性内部结构的电路图。
外部电路2a包括I/O接口电路61 。该I/O接口电路61包括多个I/O单 元62和用于控制I/O单元62的I/O控制电^各63。 I/O.单元62和I/O控制电 路63连接到外部信号线组4。 I/O单元62的每一个包括緩沖器65和AND 电路66。在图10中，为了描述目的，仅示出了一个I/O单元62。其它I/O 单元62具有与图10中所示的结构基本相同的结构。从CPUlla经由外部端 子接口电路13和外部信号线组4向I/O控制电路63输入控制信号。相似地，
从CPU lla经由外部端子接口电路13和外部信号线组4向外部存储器3a输 入控制信号。緩冲器65的输入端和AND电路66的输出端连接到外部电路 2a中的相应电路(未示出)，緩沖器65的输出端连接到AND电路66的一 个输入端，I/O单元62的连接端连接到外部信号线组4的相应信号线。I/O 控制电路63输出控制信号到緩冲器65的控制信号输入端和AND电路66的 另一个输入端，从而导通或关闭由緩冲器65和AND电路66作用的门。
当从外部电路2a向外部信号线组4输出信号时，I/O控制电路63输出 低电平信号到緩沖器65的控制信号输入端以导通緩冲器65,并输出低电平 信号到AND电路66的一个输入端，从而使得AND电路66的输出端的信 号降到低电平。结果，信号经由緩冲器65输出到外部信号线组4。
例如，当向外部存储器3a写入从主机6经由外部信号线组5输入到内 部电路14中的诸如程序的数据时，或者当从外部存储器3a向程序RAM 15 传送数据时，CPU 11a如上所述地禁止外部电路2a的数据输入-输出功能， 并激活外部存储器3a的凄t据输入-输出功能。
当从外部电路2a输入信号时，CPU lla禁止外部存储器3a的数据输入-输出功能，导通緩沖器65，并使得AND电路66关闭其门。当向外部电路 2a输出信号时，CPUlla禁止外部存储器3a的数据输入-输出功能，输出高 电平信号到緩冲器65的控制信号输入端以关断緩冲器65,并输出高电平信 号到AND电路66的一个输入端，从而使得AND电路66打开其门。结果， 经由AND电路66向外部电路2a的内部电路输入经由外部信号线组4发送 的信号。在如上描述中，当从/向外部存储器3a输入/输出数据时，禁止外部 电路2a的数据输入-输出功能。可替换地，半导体集成电路la可以被配置为 当与外部存储器3a交换数据时，禁止外部电路2a的所有功能。
图ll是示出包括图9所示的半导体集成电路la的网络照相机的示范性 结构的框图。图11中将与图4中所示的组件对应的那些组件指定相同的参 考数字。如图11所示，网络照相机30a包括光学镜头31、CMOS传感器32a、 USB控制器33a、外部存储器34a和电源电路71。电源电路71向CMOS传 感器32a、 USB控制器33a和外部存储器34a提供电源。
CMOS传感器32a、 USB控制器33a和外部存储器34a经由外部信号线 组35彼此连接。USB控制器33a也经由USB 36连接到PC 40。可以使用 CCD传感器来代替CMOS传感器32a。网络照相机30a与图9的系统设备
10a对应，CMOS传感器32a与外部电路2a对应，USB控制器33a与半导 体集成电路la对应，外部存储器34a与外部存储器3a对应，外部信号线组 35与外部信号线组4对应。此外，USB 36与图9的外部信号线组5对应， PC 40与图9的主才几6对应。
图11的USB控制器33a的内部结构除了去掉电源电路47之外与图5 所示的基本相同。此外，外部信号线组35的组件与图6和7所示的基本相 同。因此，这里略去示出USB控制器33a的内部结构和外部信号线组35的 组件的图。在此示例中，假定EEPROM用作外部存4诸器34a(下文也可以称 为EEPROM 34a )。 USB控制器33a的CPU 1 la使用重置信号PWDWN控制 CMOS传感器32a，并使用芯片使能信号CE弁控制EEPROM 34a。当接入 EEPROM 34a时，CPU 11a使用芯片使能信号CE弁激活EEPROM 34a,并使 用重置信号PWDWN禁止CMOS传感器32a。另一方面，当接入CMOS传 感器32a时，CPU 1 la使用芯片使能信号CE存禁止EEPROM 34a,并使用重 置信号PWDWN激活CMOS传感器32a。
在图9所示的示例中，CPU 11a在外部存储器3a和程序RAM 15之间 传送数据。可替换地，DMA控制器19a可以用于加速数据传送，如图12 所示。DMA控制器19a管理外部存储器3a和程序RAM 15之间的数据传送 的方向和读取或写入数据的地址。CPU lla请求DMA控制器19a开始直接 存储器存取(DMA)并等待来自DMA控制器19a的DMA完成报告。尽管 半导体集成电路la的尺寸变得比图9所示的要大，但是此结构能够加速数 据传送。外部电路2a和外部存储器3a以上面与参照图9所述的方式基本相 同的方式而净皮切才灸。
如上所述，第二实施例的半导体集成电路la能够使用相同的外部信号 线组4连接到外部电路2a或外部存储器3a。在接入外部电路2a的过程中， CPU lla禁止外部存储器3a的输入-输出功能，激活外部电路2a的输入-输 出功能，然后接入外部电路2a。在接入外部存储器3a的过程中，CPU 11a 禁止外部电路2a的输入-输出功能，激活外部存储器3a的输入-输出功能， 然后接入外部存储器3a和程序RAM15。因而，不包括电源电路的第二实施 例的半导体集成电路la和第一实施例的半导体集成电路1具有基本相同的 有益效果。
本发明的实施例提供了一种半导体集成电路、 一种包括该半导体集成电路的系统设备以及一种控制该半导体集成电路的方法。
本发明的实施例能够使得半导体集成电路能够从外部存储器下载程序
到内部RAM，而不用增加管脚的数量和半导体集成电路的尺寸。
本发明的一个实施例提供了一种半导体集成电路，其能够通过激活将要 被接入的外部电路或外部存储器，经由相同的外部信号线组将其自身连接到 该外部电路或外部存储器。此结构消除了增加连接外部存储器的端子或管脚 的需要。换句话说，此配置使得能够将半导体集成电路适配为适应外部存储 器，而不用增加管脚数和半导体集成电路的尺寸，从而使得能够减小包括半 导体集成电路的照相机的尺寸和成本。
例如，根据本发明的一个实施例的半导体集成电路可以被合并在照相机 系统中，在该照相机系统中，用于将视觉图像转换成电信号的诸如CMOS 传感器或CCD传感器的图像传感器用作上述外部电路。这样的配置使得能 够容易地重写照相机系统中的程序。
本发明不限于这些详细公开的实施例，在不脱离本发明的范围的情况 下，可以做出改变和修改。
对相关申请的交叉引用
本申请要求于2006年9月7日在日本提交的专利申请序列号为 2006-242471的优先权，其全部内容通过参照而被合并与此。
权利要求
1、一种半导体集成电路，其将外部电路和控制该外部电路的主机接口连接，并从可重写外部存储器中获取用于将该外部电路与该主机接口连接的数据，该半导体集成电路包括外部端子，外部信号线组连接于其上，该外部信号线组包括并联连接外部电路和外部存储器的信号线；外部端子接口电路，被配置为经由该外部信号线组将该半导体集成电路与该外部电路或所连接的该外部存储器接口连接；以及控制电路，被配置为激活或禁止该外部电路和该外部存储器；其中，该控制电路被配置为激活将要经由该外部端子接口电路接入的该外部电路或外部存储器。
2、 如权利要求1所述的半导体集成电路，其中，该控制电路被配置为 通过控制提供给该外部电路和外部存储器的电源来激活或禁止该外部电路 和外部存储器。
3、 如权利要求1所述的半导体集成电路，其中，该控制电路被配置为 使用控制信号来激活或禁止该外部电路和外部存储器。
4、 如权利要求1所述的半导体集成电路，还包括 内部易失性存储器；其中该控制电路被配置为从该外部存储器中读取数据，将该读取的数据 存储在该内部易失性存储器中，以及使用所存储的数据接入该外部电路。
5、 如权利要求4所述的半导体集成电路，其中该控制电路包括包含预先安装的程序的内部非易失性存储器和根据该 预先安装的程序而工作的CPU;以及该CPU被配置为从该外部存储器中读取用于接入该外部电路的程序， 并且将该程序存储在内部易失性存储器中。
6、 如权利要求4所述的半导体集成电路，其中该控制电路包括包含预先安装的程序的内部非易失性存储器、根据该预 先安装的程序而工作的CPU和由该CPU控制的DMA控制器；以及该CPU被配置为使得该DMA控制器从该外部存储器中读取用于接入该 外部电路的程序，并且使得该DMA控制器将所读取的程序存储在内部易失性存储器中。
7、 一种系统设备，包括 外部电3各；可重写外部存储器；和半导体集成电路，被配置为将该外部电路和控制该外部电路的主机接口 连接，并从该外部存储器中获取用于将该外部电路与该主机接口连接的数据；其中该半导体集成电路包括外部端子，外部信号线组连接于其上，该外部信号线组包括并联连 接外部电路和外部存储器的信号线，外部端子接口电路，被配置为经由该外部信号线组将该半导体集成 电路与该外部电路或所连接的该外部存储器接口连接；以及控制电路，被配置为激活或禁止该外部电路和该外部存储器，其中，该控制电路被配置为激活将要经由该外部端子接口电路接入 的该外部电路或外部存储器。
8、 如权利要求7所述的系统设备，其中，该控制电路被配置为通过控 制提供给该外部电路和外部存储器的电源来激活或禁止该外部电路和外部 存储器。
9、 如权利要求7所述的系统设备，其中，该控制电路被配置为使用控 制信号来激活或禁止该外部电路和外部存储器。
10、 如权利要求7所述的系统设备，其中 该半导体集成电路还包括内部易失性存储器；以及该控制电路被配置为从该外部存储器中读取数据，将该读取的数据存储 在该内部易失性存储器中，以及使用所存储的数据接入该外部电路。
11、 如权利要求IO所述的系统设备，其中该控制电路包括包含预先安装的程序的内部非易失性存储器和根据该 预先安装的程序而工作的CPU;以及该CPU被配置为从该外部存储器中读取用于接入该外部电路的程序， 并且将该程序存储在内部易失性存储器中。
12、 如权利要求IO所述的系统设备，其中该控制电路包括包含预先安装的程序的内部非易失性存储器、根据该预 先安装的程序而工作的CPU和由该CPU控制的DMA控制器；以及该CPU被配置为使得该DMA控制器从该外部存储器中读取用于接入该 外部电路的程序，并且使得该DMA控制器将所读取的程序存储在内部易失 性存储器中。
13、 如权利要求7所述的系统设备，其中，该外部存储器是EPROM。
14、 如权利要求7所述的系统设备，其中，该外部电路被配置为将视觉 图像转换为电信号。
15、 如权利要求14所述的系统设备，其中，该外部电路包括CMOS传感器。
16、 如权利要求14所述的系统设备，其中，该外部电路包括CCD传感器。
17、 一种控制半导体集成电路的方法，该半导体集成电路将外部电路和 控制该外部电路的主机接口连接，并从可重写外部存储器中获取用于将该外 部电路与该主机接口连接的数据，该方法包括步骤激活将要接入的该外部电路或外部存储器，该外部电路和该外部存储器 由同一的外部信号线组并联连接到该半导体集成电路。
18、 如权利要求17所述的方法，其中，通过控制提供给该外部电路和 外部存储器的电源来激活或禁止该外部电路和外部存储器。
19、 如权利要求17所述的方法，其中，使用控制信号来激活或禁止该 外部电路和外部存储器。
20、 如权利要求17所述的方法，还包括步骤 从该外部存储器中读取用于接入该外部电路的数据； 将该读取的数据存储在该半导体集成电路的内部易失性存储器中；以及 使用所存储的数据接入该外部电路。
全文摘要
一种公开的半导体集成电路将外部电路和控制该外部电路的主机接口连接，并从可重写外部存储器中获取用于将该外部电路与该主机接口连接的数据。该半导体集成电路包括外部端子，外部信号线组连接于其上，该外部信号线组包括并联连接外部电路和外部存储器的信号线；外部端子接口电路，被配置为经由该外部信号线组将该半导体集成电路与该外部电路或该外部存储器接口连接；以及控制电路，被配置为激活或禁止该外部电路和该外部存储器。该控制电路被配置为激活将要经由该外部端子接口电路接入的该外部电路或外部存储器。
文档编号G06F12/06GK101356516SQ200780001310
公开日2009年1月28日 申请日期2007年8月31日 优先权日2006年9月7日
发明者马场充茂 申请人:株式会社理光