专利名称：一种基于pcie协议的多通道数据采集装置的制作方法
技术领域：
本发明涉及一种数据采集装置，特别涉及一种基于PCIE协议的多通道数据采集
直ο
背景技术：
当前数字信号处理技术以日新月异的速度发展，“软件无线电”的设计理念日益得 到业界认可。“软件无线电”技术的核心就是将模数转换更靠近射频天线，即希望更多应用 数字信号处理技术。当前关于数字信号处理的基础理论已经发展很成熟，这样可以更好利 用这些先进技术成果，提高系统的整体质量。但是“软件无线电”技术核心需要高速的数据采集装置支持，因为根据奈奎斯特 定理，模数转换越靠近射频天线，采样信号频点越高，则数据采样率越高(奈奎斯特定理 中，最低采样速率一般为采样信号最高频率的2倍)。采样速率越高，则后端数据总线的传 输压力越大。以采样率300MHz、量化比特为12bit的单通道模数转换为例，数据传输率为 3. 6Gbps，这是当前常规总线接口如USB、以太网口不能支持的。若是多通道数据并行采样处 理，则数据传输率更为惊人。当前数字通信发展越来越迅速，相控阵天线、智能天线等阵列信号处理场景需要 并行的多通道模数采样，对各通道之间的时钟同步性要求很高。各通道之间的时钟同步性 甚至成为相控阵天线中波束形成效果的关键因素，因此对多通道数据采集装置的时钟设计 提出了很高的要求。此外，随着数据采集的通道越多，各通道的数据传输实时性成为多通道 数据采集设计的一个难点。
发明内容
本发明的目的在于提供一种基于PCIE协议的多通道数据采集装置，有效实现多 通道的高速数据采样、各通道之间的时钟同步性以及各通道的数据传输实时性。本发明提供一种基于PCIE协议的多通道数据采集装置，其包括模数转换模块、通 道状态设置模块、微处理器模块、以及PCIE协议接口模块，其中，所述模数转换模块包括多 个模数转换通道，每一模数转换通道实现一路模拟信号的模数转换；所述通道状态设置模 块根据用户的要求设置每一模数转换通道的接入状态；所述微处理器模块根据所述通道状 态设置模块的设置，通过反馈式增强型锁相环为所述多个模数转换通道提供采样时钟，并 且，利用乒乓buffer结构对所述多个模数转换通道输出的数据进行实时接收和暂存，所述 数据经合路复接、PCIE协议层处理及PCIE物理层处理后发送给所述PCIE协议接口模块； 所述PCIE协议接口模块包括PCIE接口的接插件，用于与用户数据处理装置的PCIE插槽连 接，以将数据传输给所述用户数据处理装置。在上述基于PCIE协议的多通道数据采集装置中，所述通道状态设置模块包括与 所述多个模数转换通道对应的多通道的拨码开关，每一通道的拨码开关用于设置对应的模 数转换通道的接入或断开。
在上述基于PCIE协议的多通道数据采集装置中，所述微处理器模块配置成具有 通道状态控制单元、模数转换接口单元、各通道数据暂存单元、数据合路复接单元、PCIE协 议层处理单元、以及PCIE物理层处理单元，其中，所述通道状态控制单元根据所述通道状 态设置模块发送来的各模数转换通道的接入状态，形成各模数转换通道的使能控制信号， 决定所述模数转换接口单元向对应的模数转换通道提供采样时钟、所述各通道数据暂存单 元的读使能信号以及所述数据合路复接单元中的时隙控制；所述模数转换接口单元利用反 馈式增强型锁相环向对应的模数转换通道提供采样时钟，并且，在各模数转换通道完成模 数转换处理后，对各模数转换通道通过数字总线发送来的数据进行对应的物理层和协议层 处理；所述各通道数据暂存单元利用乒乓buffer结构对所述模数转换接口单元输出的数 据进行暂存；所述数据合路复接单元将所述各通道数据暂存单元输出的数据合路复接成一 路信号；所述PCIE协议层处理单元对所述数据合路复接单元输出的数据进行PCIE协议层 处理；所述PCIE物理层处理单元对所述PCIE协议层处理单元输出的数据进行PCIE物理层 处理。在上述基于PCIE协议的多通道数据采集装置中，所述多个模数转换通道输出的 数据通过采用源同步总线标准的数字总线传输给所述模数转换接口单元。在上述基于PCIE协议的多通道数据采集装置中，还包括微处理器辅助工作模块， 所述微处理器辅助工作模块与所述微处理器模块相连，其包括RC电路、固化存储器以及晶 振电路，所述RC电路为所述微处理模块提供电源去耦，所述固化存储器为所述微处理器模 块的配置程序提供存储空间，所述晶振电路为所述微处理器模块提供源时钟。在上述基于PCIE协议的多通道数据采集装置中，通过所述PCIE协议接口模块接 入所述用户数据处理装置的电源，实现电力供给。与现有技术相比，本发明提供的基于PCIE协议的多通道数据采集装置具有以下 优点1、本发明通过采用PCIE协议，传输数据吞吐量最高可达5GB/s，同时还可以提供 多个模数转换通道，每通道最高采样率可以达到300MHz，量化比特可以达到12bit，数据采 集功能强大，可应用于高速阵列信号处理中；2、本发明通过采用反馈式增强型锁相环，各模数转换通道间的时钟偏斜在20ps 以内，时钟同步性能优异，在时钟同步性能要求很高的应用场景(如相控阵天线波束形成 网络的设计等)中有极大的优势；3、本发明通过采用乒乓buffer结构，保证采样数据传输中的读写过程不碰撞，从 而确保无帧丢失的实时性数据传输，最大限度保护采集数据的完整性；4、本发明提供通过采用通道状态设置模块，可以根据用户需要，灵活选择模数转 换通道数目，同时也减轻计算机的PCIE总线的传输压力；5、本发明在物理外形上采用具有热插拔特性的PCIE插卡结构，可灵活插入当前 各种计算机主板的PCIE插槽中，同时，由于可从这些主板取电，无需从外部供给电力，为产 品一体化的设计带来便利。
图1为本发明的基于PCIE协议的数据采集装置的结构示意图2为反馈式增强型锁相环的原理框图；图3为各通道数据暂存与合路的原理框图。
具体实施例方式
首先，对本发明采用的PCIE接口进行说明。PCIE接口能够实现高速数据传输，是 当前个人电脑主板中流行的数据接口。PCIE接口全称为PCI Express，采用了目前业内流 行的点对点串行连接方式，与PCI接口以及更早期的计算机总线的共享并行架构相比，每 个设备都有自己的专用连接，不需要向整个总线请求带宽，可以把数据传输率提高到一个 很高的速率，达到PCI接口所不能提供的高带宽。而且，相对于传统PCI总线在单一时间周 期内只能实现单向传输，PCIE的双单工连接能提供更高的传输速率和质量。PCIE的接口根 据总线位宽不同而有所差异，包括XI、X4、X8以及X16模式，其中X2模式将用于内部接口 而非插槽模式。PCIE的规格从1条通道连接到32条通道连接，有非常强的伸缩性，以满足 不同系统设备对数据传输带宽不同的需求。此外，较短的PCIE卡可以插入较长的PCIE插 槽中使用，PCIE接口还能够支持热拔插，这也是个不小的飞跃。PCIE Xl的250MB/秒传输 速度，而PCIE接口位宽为X16，能够提供5GB/s的带宽，即使有编码上的损耗，但仍能够提 供约为4GB/s左右的实际带宽。在兼容性方面，PCIE在软件层面上兼容目前的PCI技术和 设备，支持PCI设备和内存模组的初始化，即过去的驱动程序、操作系统都可以支持PCIE设 备。这为产品的升级和PC端程序界面的开发都带来了极大的方便。为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式
作 进一步的说明。如图1所示，本发明的基于PCIE协议的多通道数据采集装置包括模数转换模块1、 微处理器模块2、PCIE协议接口模块3、微处理器辅助工作模块4、以及通道状态设置模块5。模数转换模块1包括多个模数转换通道，每一模数转换通道实现一路模拟信号的 模数转换。在本实施例中，举出四个模数转换通道的示例进行说明第一模数转换通道11、 第二模数转换通道12、第三模数转换通道13、第四模数转换通道14。以第一模数转换通道 11为例说明其构成。第一模数转换通道11包括AD转换接插件111、AD转换变压器电路子 单元112、AD转换电路子单元113。其中，AD转换接插件111可以为SMA同轴电缆接插件， 负责将模拟信号沿同轴电缆接入，通过Pcb走线传给后续的AD转换变压器电路子单元112。 AD转换变压器电路子单元112核心为一变压器，在此有两个作用一是阻抗匹配，将输入阻 抗调整为50欧姆，这样可以减少输入信号反射，维护输入信号完整性；二是隔直，将上游设 备输入信号直流偏置与本发明设备隔离，减少两级设备间直流耦合之间的影响。输入信号 经过AD转换变压器电路子单元112后传给后续的AD转换电路子单元113，在此实现模拟信 号到数字信号的转换。需要注意的是，整个模数转换过程是依据微处理器模块2发送给第 一模数转换通道11的采样时钟信号cl来进行模数转换的。在此，模数转换的最高采样率 可以达到300MHz，输入的模拟信号峰值为lv，被量化成12bit的数字信号，通过后续的数字 总线si s4传给微处理器模块2。在本实施例中，数据总线si s4采用源同步总线标 准。其他三个通道的组成、配置以及模数转换机理与第一模数转换通道11相同。通道状态设置模块5与微处理器模块2相连，根据用户的要求设置每一模数转换 通道的接入状态。例如，通道状态设置模块5可以包括与上述四个模数转换通道对应的四通道的拨码开关52，每一通道的拨码开关用于设置对应的模数转换通道的接入或断开。每 一通道的拨码开关用“ON”和“OFF”状态分别代表对应的模数转换通道的接入或断开，例如 四通道的拨码开关52的状态为“0N0FF ON OFF”，则表示第一、第三模数转换通道接入准备 使用，同时第二、第四模数转换通道断开不使用。此外，通道状态设置模块5还包括拨码开 关52外围的电阻51，该电阻51用于限流。从电路角度来说，某一通道的拨码开关拨至“ON” 状态，电源3. 3v通过电阻51传给微处理器模块2，微处理模块2识别该有效信号为高电平 使能信号。反之，若拨至“OFF”状态，电源3. 3v通过电阻51接地，接地信号传给微处理器 模块2，微处理模块2识别该信号为低电平禁止信号。微处理器模块2根据通道状态设置模块5的设置，通过反馈式增强型锁相环为多 个模数转换通道提供采样时钟，并且，利用乒乓buffer结构对多个模数转换通道输出的数 据进行实时接收和暂存，数据经合路复接、PCIE协议层处理及PCIE物理层处理后发送给 PCIE协议接口模块3。具体而言，微处理器模块2可以为一高性能的可编程门阵列(FPGA)， 如 Altera 公司的 Stratix-II 系列 FPGA 或 Xilinx 公司的 Virtex-4 系列 FPGA0 FPGA 因其 分布式并行处理架构和丰富的DSP硬件和块RAM资源，成为高速数字信号处理的首选。而 且，高性能FPGA还集成有基于LVDS电平标准的高速串行收发器，可以配置成源同步接口或 PCIE接口，为高速数据传输带来极大的便利。微处理器模块2上电后，用于实现数据的实时 传输和PCIE协议处理，其被配置成具有通道状态控制单元、模数转换接口单元、各通道数 据暂存单元、数据合路复接单元、PCIE协议层处理单元、以及PCIE物理层处理单元(均未 图示)。通道状态控制单元得到通道状态设置模块5发送来的各模数转换通道的接入状 态，“翻译“成各模数转换通道的使能控制信号。根据该使能控制信号可以决定模数转换接 口单元向对应的模数转换通道提供采样时钟、各通道数据暂存单元的读使能信号以及数据 合路复接单元中的时隙控制。模数转换接口单元向四个模数转换通道提供采样时钟Cl c4，采样时钟Cl c4 的同步性是利用反馈式增强型锁相环来实现的。而且，在各模数转换通道完成模数转换处 理后，模数转换接口单元按照源同步总线标准对四个模数转换通道的数据总线si s4进 行源同步接口物理层、协议层处理，恢复得到各通道的采样数据信号，送给后续的各通道数 据暂存单元。源同步接口为数据、时钟并行的同步收发接口，通过时钟的相位来恢复得到原 始数据。下面结合图2说明反馈式增强型锁相环的基本实现原理。反馈式增强型锁相环的具体配置如下微处理器内部集成一个锁相环，其主时钟 输出管脚η通过反馈输入路径F(PCB走线)从其反馈输入引脚B输入，由于时钟输入路径延 时I和反馈输入延时k相等，所以可以保证时钟输入管脚A和反馈输入管脚B锁定成等相 位。如果时钟输出走线0和反馈输入路径F等长，则下游模块时钟输入管脚E和反馈输入 管脚B等相位，而且和时钟输入管脚A也同相位，可以使上下游模块构成一个同步系统。若 微处理器模块2的时钟输出均采用这样的技术，则四个模数转换通道的采样时钟均能同步 于输入时钟(管脚A处)，各个通道的采样时钟cl c4间的偏斜(skew)相差仅为20ps。各通道数据暂存单元被设计成读写分离的乒乓buffer结构，即各通道新接收数 据和待发送数据不在同一个存储器中，这样读写操作分离，新接收数据和待发送数据不会 冲突，从而确保各通道数据的传输无帧丢失。下面结合图3来说明多通道的数据实时并行传输的基本原理。微处理器模块2具有丰富的块RAM资源，可配置成实现各通道数据暂存的乒乓 buffer结构(包括写操作的新接收数据存储器和读操作的待发送数据存储器)。具体而 言，在某时刻t，各通道数据均以时钟速率fl写入各自新接收数据存储器，但在各通道的使 能控制信号作用下，此时刻只有一个通道待发送数据存储器能读出数据，送往后续的数据 合路复接单元。而且，读写时序满足以下规律以写满每个通道的新接收数据存储器的时 间计为T1，则每个通道待发送数据存储器读的时间T2为T1的1/4(若有N个模数转换通 道，则为1/N)，即读频率f2比写的频率fl快4倍，但同一通道待发送数据存储器的相邻两 次读操作的时间间隔仍为T1，不同通道的待发送数据存储器的读操作的时间点不冲突。从 具体实现层次上来说，各通道的待发送数据存储器的读操作均受制于各通道的使能控制信 号，各通道的使能控制信号为高电平时，顺利执行读操作。因此，各通道间的使能控制信号 周期为T1，占空比为25%。若四个通道全工作时，则只用将各通道间的使能控制信号的相 位差严格控制在90度即可实现上述过程。若某个通道没有被用户选择，则其通道使能控制 信号全为低电平，即读操作被禁止。由于通道数目可为多个，而PCIE接口只有一个，因此需要通过数据合路复接单元 将被选择的通道数据复接合路，统一发给后续的PCIE协议层处理单元。当然在合路前，选 中接入的各通道数据可以被插入通道标志，作为用户识别的依据。然后在上述各通道的使 能控制信号作用下，完成用户设定通道的数据合路复接成一路信号，并送往后续的PCIE协 议层处理单元。在时间周期T1内，四个模数转换通道各占一个时隙TS1 TS4，时隙长度为 T1/4。在每个时隙内发送对应通道数据，当然用户选择不接入的模数转换通道数据在此不 被合路，因此也不可能被发送。复接合路后数据送往PCIE协议层处理单元。PCIE协议层处理单元完成PCIE协议 处理，包括信号组帧、信号编码等，然后送往PCIE物理层处理单元。PCIE物理层处理单元完成PCIE物理层处理，包括LVC0MS电平转为LVDS基准电 平，然后通过微处理器模块2的10 口和PCB走线传给PCIE协议接口模块3。PCIE协议接口模块3包括PCIE接口的接插件，用于与用户数据处理装置的PCIE 插槽连接，以将数据传输给所述用户数据处理装置。例如，该接插件可以为一金手指，插入 到用户数据处理装置(如计算机主板等)的PCIE插槽中，完成电连接(PCIE总线)。此外， 通过PCIE协议接口模块3，可接入用户数据处理装置的电源，为本发明提供电力供给。各通 道数据送给用户数据处理装置后，用户可以针对各通道标志位完成数据分离以及后续信号 处理等。此外，如图1所示，本数据采集装置还包括微处理器辅助工作模块4，其与微处理 器模块2相连。该微处理器辅助工作模块4包括RC电路41、固化存储器42以及晶振电路 43。RC电路41为微处理模块2的稳定工作提供电源去耦，固化存储器42为微处理器模块 2的配置程序提供存储空间，晶振电路43为微处理器模块2提供源时钟。下面说明本发明实现多通道数据采集的步骤流程。步骤S1，首先根据用户需要的模数转换通道数目和选择的特定模数转换通道， 对与各模数转换通道对应的四通道的拨码开关52的状态进行设置，每通道的拨码开关的 “ON”和“OFF”状态分别代表对应的模数转换通道的接入或断开。
步骤S2，将PCIE协议接口模块3的PCIE接口金手指插入用户计算机主板的PCIE 插槽中，完成本发明与用户数据处理装置的电连接。通过PCIE接口接入用户计算机主板中 的电源，本发明获得电力供给，开始工作。步骤S3，本发明上电后，微处理器辅助工作模块4中的晶振电路43开始工作并输 出源时钟供给微处理器模块2，微处理器模块2进入配置模式。微处理器模块2从微处理器 辅助工作模块4的固化存储器42读取已固化的配置程序，并根据配置程序对微处理器模块 2的内部逻辑进行配置，具体配置成具有通道状态控制单元、模数转换接口单元、各通道数 据暂存单元、数据合路复接单元、PCIE协议层处理单元、以及PCIE物理层处理单元等。各 单元配置完成并进行初始化设置后，微处理器模块2的配置模式结束，进入工作模式。
步骤S4,微处理器模块2在配置模式时，通道状态设置模块5根据四通道的拨码开 关52的设定情况，将用户设定的各模数转换通道的接入状态，以高低电平形式送给微处理 器模块2的通道状态控制单元，高电平代表接入，低电平代表断开。步骤S5，微处理器模块2进入工作模式后，通道状态控制单元得到通道状态设置 模块5发送来的各模数转换通道的接入状态，并“翻译“成各通道的使能控制信号。该使能 控制信号决定模数转换接口单元向对应的模数转换通道提供采样时钟、、各通道数据暂存 单元的读使能信号以及数据合路复接单元中的时隙控制。步骤S6，完成用户指定设置后，微处理器模块2中的模数转换接口单元输出模数 转换时钟cl c4。若模数转换模块1中各模数转换通道的AD转换接插件接入上游的待采 样模拟信号，则模数转换模块1开始工作，将各通道的模拟待采样信号模数转换并量化成 12bit的数字信号，并通过数据总线si s4传给微处理器模块的模数转换接口单元。在本 实施例中，数据总线si s4采用源同步总线标准。步骤S7，微处理器模块2中的模数转换接口单元按照源同步总线标准对数据总线 si s4进行物理层、协议层处理，恢复得到各通道的采样数据信号，送给后续的各通道数 据暂存单元。步骤S8，为了保证各通道数据传输的无帧丢失，微处理器模块2中的各通道数据 暂存单元设计成读写分离的乒乓buffer结构，即各通道新接收数据和待发送数据不在同 一个存储器中。某时刻，各通道数据均以时钟fl速率写入各自新接收数据存储器；但在步 骤S5中各通道的使能控制信号作用下，此时刻只有一个通道待发送数据存储器能读出数 据，送往后续的数据合路复接单元。而且，读写时序满足以下规律以写满每通道新接收数 据存储器的时间计为T1，则每个通道待发送数据存储器读的时间T2为T1的1/4，即读频率 比写频率快4倍，但同一通道的待发送数据存储器的相邻两次读操作的时间间隔仍为T1， 不同通道的待发送数据存储器的读操作的时间点不冲突。步骤S9，在步骤S5中各通道的使能控制信号作用下，微处理器模块2中的数据合 路复接单元将用户设定的通道信号数据合路复接成一路信号，并送往后续的PCIE协议层 处理单元。用户选择不接入的模数转换通道数据在此不被合路，因此也不可能被发送。在 合路前，选中接入的各通道数据可以被插入通道标志，作为用户识别的依据。步骤S10，PCIE协议层处理单元完成PCIE协议处理，包括信号组帧、信号编码等， 然后送往PCIE物理层处理单元。步骤Sll，PCIE物理层处理单元完成PCIE接口物理层处理，包括LVC0MS电平转为LVDS基准电平，然后通过微处理器模块2的10 口和PCB走线传给PCIE协议接口模块3。步骤S12，通过PCIE协议接口模块3，各通道数据送给用户数据处理装置，用户在 此完成数据分离和后续信号处理。根据本发明的基于PCIE协议的多通道数据采集装置，通过采用PCIE协议，传 输数据吞吐量最高可达5GB/s，同时还可以提供多个模数转换通道，每通道最高采样率为 300MHz (随着微电子技术进展可以选择支持更高采样速率的模数转换芯片)，数据采集功 能强大，能高速无失真的对模拟信号采样，可应用于高速阵列信号处理中。而且，通过采用 反馈式增强型锁相环，各模数转换通道间的时钟偏斜在20ps以内，取得优异的通道之间的 时钟同步性能。此外，通过采用乒乓buffer结构，保证采样数据传输中的读写过程不碰撞， 从而确保无帧丢失的实时性数据传输，最大限度保护采集数据的完整性，可以使各通道数 据高速无误码传输。本发明可应用于需要高速并行的多通道模数采样场景，例如相控阵天线、智能天 线中的阵列信号处理等。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
权利要求
一种基于PCIE协议的多通道数据采集装置，其特征在于，包括模数转换模块、通道状态设置模块、微处理器模块、以及PCIE协议接口模块，其中，所述模数转换模块包括多个模数转换通道，每一模数转换通道实现一路模拟信号的模数转换；所述通道状态设置模块根据用户的要求设置每一模数转换通道的接入状态；所述微处理器模块根据所述通道状态设置模块的设置，通过反馈式增强型锁相环为所述多个模数转换通道提供采样时钟，并且，利用乒乓buffer结构对所述多个模数转换通道输出的数据进行实时接收和暂存，所述数据经合路复接、PCIE协议层处理及PCIE物理层处理后发送给所述PCIE协议接口模块；所述PCIE协议接口模块包括PCIE接口的接插件，用于与用户数据处理装置的PCIE插槽连接，以将数据传输给所述用户数据处理装置。
2.如权利要求1所述的基于PCIE协议的多通道数据采集装置，其特征在于，所述通道 状态设置模块包括与所述多个模数转换通道对应的多通道的拨码开关，每一通道的拨码开 关用于设置对应的模数转换通道的接入或断开。
3.如权利要求1所述的基于PCIE协议的多通道数据采集装置，其特征在于，所述微处 理器模块配置成具有通道状态控制单元、模数转换接口单元、各通道数据暂存单元、数据合 路复接单元、PCIE协议层处理单元、以及PCIE物理层处理单元，其中，所述通道状态控制单元根据所述通道状态设置模块发送来的各模数转换通道的接入 状态，形成各模数转换通道的使能控制信号，决定所述模数转换接口单元向对应的模数转 换通道提供采样时钟、所述各通道数据暂存单元的读使能信号以及所述数据合路复接单元 中的时隙控制；所述模数转换接口单元利用反馈式增强型锁相环向对应的模数转换通道提供采样时 钟，并且，在各模数转换通道完成模数转换处理后，对各模数转换通道通过数字总线发送来 的数据进行对应的物理层和协议层处理；所述各通道数据暂存单元利用乒乓buffer结构对所述模数转换接口单元输出的数据 进行暂存；所述数据合路复接单元将所述各通道数据暂存单元输出的数据合路复接成一路信号；所述PCIE协议层处理单元对所述数据合路复接单元输出的数据进行PCIE协议层处理；所述PCIE物理层处理单元对所述PCIE协议层处理单元输出的数据进行PCIE物理层处理。
4.如权利要求3所述的基于PCIE协议的多通道数据采集装置，其特征在于，所述多个 模数转换通道输出的数据通过采用源同步总线标准的数字总线传输给所述模数转换接口 单元。
5.如权利要求1所述的基于PCIE协议的多通道数据采集装置，其特征在于，还包括微 处理器辅助工作模块，所述微处理器辅助工作模块与所述微处理器模块相连，其包括RC电 路、固化存储器以及晶振电路，所述RC电路为所述微处理模块提供电源去耦，所述固化存 储器为所述微处理器模块的配置程序提供存储空间，所述晶振电路为所述微处理器模块提供源时钟。
6.如权利要求1所述的基于PCIE协议的多通道数据采集装置，其特征在于，通过所述 PCIE协议接口模块接入所述用户数据处理装置的电源，实现电力供给。
全文摘要
本发明公开了一种基于PCIE协议的多通道数据采集装置，通过采用PCIE协议、反馈式增强型锁相环以及乒乓buffer结构，能够有效实现多通道的高速数据采样、各通道之间的时钟同步性以及各通道的数据传输实时性。
文档编号G06F13/38GK101930479SQ20101026702
公开日2010年12月29日 申请日期2010年8月27日 优先权日2010年8月27日
发明者余金培, 刘会杰, 梁广, 龚文斌 申请人:中国科学院上海微系统与信息技术研究所