一种射频芯片接口电路的制作方法
【专利摘要】本发明涉及一种射频芯片接口电路，该接口电路包括：数据收发模块，用于接收或发送数据；DMA数据传输引擎，与所述数据收发模块相连，用于数据传输；事件表控制单元，与所述数据收发模块连接，用于完成事件的触发操作控制；睡眠-唤醒切换单元，与所述事件表控制单元连接，用于完成睡眠和唤醒过程中快慢时钟频率的切换。本发明通过改进数据收发模块的接口，提高了与射频芯片的数据通信速率，通过增加睡眠-唤醒切换功能，降低了系统的整体功耗。
【专利说明】—种射频芯片接口电路
【技术领域】
[0001]本发明涉及集成电路技术，尤其涉及一种射频芯片接口电路。
【背景技术】
[0002]射频芯片接口电路是基带芯片中与片外的射频芯片对接，进行数据收发交互的接口电路。
[0003]现有技术中的射频芯片接口电路通常只有一个数据接口与射频芯片进行通信，且只能支持一根射频天线，每个时钟周期只能发送I比特数据，其数据传输速率低，且对外只有一个32位的数据总线，其数据吞吐量小。另外，现有技术中的射频芯片接口电路的整体功耗较大。
【发明内容】
[0004]本发明的目的在于提供一种传输速率高，且能降低功耗的射频芯片接口电路，用以解决现有技术中射频芯片接口电路数据传输速率低、功耗大的问题。
[0005]为了实现上述目的，本发明提供了一种射频芯片接口电路，该接口电路包括:数据收发模块，用于接收或发送数据；DMA数据传输引擎，与所述数据收发模块相连，用于数据传输；事件表控制单元，与所述数据收发模块连接，用于完成事件的触发操作控制；睡眠-唤醒切换单元，与所述事件表控制单元连接，用于完成睡眠和唤醒过程中快慢时钟频率的切换。
[0006]本发明通过改进射频芯片接口电路的数据收发模块的接口，提高了与射频芯片的数据通信速率；通过增加睡眠-唤醒切换功能，当接口电路处于数据收发状态时，工作在快时钟频率下，当接口电路未处于数据收发状态时，切换到慢时钟频率下工作，从而降低系统的整体功耗。
【专利附图】
【附图说明】
[0007]图1为本发明实施例一种射频芯片接口电路结构示意图。
【具体实施方式】
[0008]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0009]图1为本发明实施例一种射频芯片接口电路结构示意图。如图1所示，接口电路200包括数据收发模块201、与数据收发模块201连接的DMA (Direct Memory Access，直接内存存取)数据传输引擎203、与DMA数据传输引擎203连接的多路选择器204、与多路选择器204连接的AXI总线主接口 211和AXI总线主接口 212、与数据收发模块201连接的事件表控制单元205、与事件表控制单元205和基准时钟单元207连接的睡眠-唤醒切换单元206、与基准时钟单元207连接的慢时钟计时器208、AXI总线从接口 213以及与AXI总线从接口 213连接的寄存器配置模块214。[0010]优选地，本发明实施例射频芯片接口电路200还包括与事件表控制单元205连接的SPI接口模块209以及GPO接口模块210，SPI接口模块209用于配置外部射频芯片100，GPO接口模块210用于向外部射频芯片100输出控制信号。
[0011]优选地，本发明实施例射频芯片接口电路200还包括滤波器及下采样单元202，其输入端与数据收发模块的一输出端相连，其输出端与DMA数据传输引擎的一输入端相连。
[0012]优选地，AXI总线主接口 211和AXI总线主接口 212使用128位宽的AXI总线接口，可大大提高数据吞吐率。
[0013]本发明实施例射频芯片接口电路200中的SPI接口模块209、G0P接口模块210和数据收发模块201与外部射频芯片100相连，AXI总线主接口 211和AXI总线主接口 212与系统内部的AXI总线300相连，通过内部AXI总线300与数据存储器(图中未示出)相连，AXI总线从接口 213与系统内部总线300相连，用于处理器配置寄存器配置模块214。
[0014]接口电路200中的数据收发模块201用于接收和发送数据。优选地，数据收发模块201可以配置双I/Q数据端口，例如I/Q0数据端口和I/Q1数据端口，每个I/Q数据端口提供2条接收数据通路和I条发送数据通路。双I/Q数据端口每个时钟周期可同时接收或发送10比特以上的并行数据。数据收发模块201的数据接收或发送可通过写寄存器的方式或事件表触发的方式来启动。另外，数据收发模块201可以通过设置I/Q数据的采样时钟沿来适应不同的射频芯片，例如，从上升沿开始采集I/Q数据或从下升沿开始采集I/Q数据。
[0015]DMA数据传输引擎203可通过内部DMA从数据收发模块201接送I/Q数据或向数据收发模块201发送I/Q数据。优选地，DMA数据传输引擎203内部设置有6个DMA，其中4个为RDMA (Receive Direct Memory Access,接收DMA)，可用于接收I/Q数据，另外2个为TDMA (Transmit Direct Memory Access,发送DMA)，可用于发送I/Q数据，其数据存储采用乒乓缓存方式。需要说明的是，DMA数据传输引擎203内部设置的6个DMA中有2个RDMA和I个TDMA与AXI总线主接口 211进行绑定，另外2个RDMA和I个TDMA与AXI总线主接口 212进行绑定。因此，多路选择器204根据DMA数据传输引擎203中被开启的RDMA或TDMA选择与其绑定的AXI总线主接口进行数据接收或发送。
[0016]滤波器及下采样单元202可用于对数据收发模块201接送的I/Q数据进行数字滤波和/或下采样处理，并将处理后的数据发送给DMA数据传输引擎203。
[0017]多路选择器204用于在接收或发送数据时，选择数据流的方向。即当接口电路200从外部射频芯片100接收数据时，多路选择器204设置为数据流出方向，将接收的数据从RDMA经过AXI总线主接口发送到数据存储器；当接口电路200处于向外部射频芯片100发送数据时，多路选择器204设置为数据流入的方向，数据存储器的数据经过AXI总线300到AXI总线主接口，并流入到TDMA，再经数据收发模块201发送到外部射频芯片100。
[0018]睡眠-唤醒切换单元206用于完成事件睡眠和唤醒过程中快慢时钟频率，即基准时钟单元207和慢时钟计时器208的切换。睡眠-唤醒切换单元206支持睡眠和唤醒两种工作模式。例如，当接口电路200在接收或发送数据时，进入唤醒状态，工作在快时钟(30.72MHZ)频率下；当接口电路200在没有接收或发送数据时，则进入睡眠状态，时钟频率切换到慢时钟频率(32KHZ)，其余时钟则关闭。在睡眠状态下，基准时钟单元207的快时钟停止计数，其值载入慢时钟，慢时钟计时器208在此基础上开始计数；在唤醒状态下，慢时钟计时器208停止计数，其值载入快时钟，快时钟在此基础上开始计数。
[0019]事件表控制单元205用于完成事件的自动触发操作控制，即根据一帧内所有要处理的事件，按时间顺序写入到事件表中，再根据事件触发时间自动触发事件。事件表控制单元205可以控制GPO接口模块209的控制信号输出、SPI接口模块209的动作以及睡眠-唤醒切换单元206的睡眠和唤醒切换事件。
[0020]本发明实施例射频芯片接口电路通过改进内部数据收发模块和总线接口，提高了与射频芯片的数据通信速率，通过增加睡眠-唤醒切换功能，降低了系统的整体功耗。
[0021]以下针对本发明实施例射频芯片接口电路200的上行/下行数据处理过程进行详细描述:
[0022]下行数据处理过程如下:
[0023]射频芯片接口电路200通过与外部射频芯片100连接的I/Q0数据接口和I/Q1数据接口接收来自外部射频芯片100的I/Q数据,并将接收的I/Q数据分成两条数据流,一条数据流根据需要发送到数字滤波器及下采样单元202中，进行数据滤波和下采样处理，处理后的数据再发送到DMA数据传输引擎203中；另一条数据流直接发送到DMA数据传输引擎203中。射频芯片接口电路200通过选择DMA数据传输引擎203中相应的一个RDMA，将数据流通过AXI总线主接口 211或AXI总线主接口 212与AXI总线接口 300连接，最终将I/Q数据存入数据存储器中。
[0024]上行数据处理过程如下:
[0025]射频芯片接口电路200通过配置DMA数据传输引擎203，经过AXI总线主接口 211或AXI总线主接口 212从数据存储器中读出I/Q数据，通过多路选择器204的配置，将读出的I/Q数据通过DMA数据传输引擎203中的一个TDMA传送到数据收发模块201，再根据数据收发模块201的配置，从I/Q0数据端口或I/Q1数据端口发送到外部射频芯片100。
[0026]以上所述的【具体实施方式】，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的【具体实施方式】而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种射频芯片接口电路，其特征在于包括: 数据收发模块，用于接收或发送数据； DMA数据传输引擎，与所述数据收发模块相连，用于数据传输。 事件表控制单元，与所述数据收发模块连接，用于完成事件的触发操作控制； 睡眠-唤醒切换单元，与所述事件表控制单元连接，用于完成睡眠和唤醒过程中快慢时钟频率的切换。
2.根据权利要求1所述的接口电路，其特征在于，还包括: 滤波器及下采样单元，其输入端与所述数据收发模块的一输出端相连，输出端与所述DMA数据传输引擎的一输入端相连，用于对接收的数据进行数字滤波和/或下采样处理。
3.根据权利要求1或2所述的接口电路，其特征在于，所述数据收发模块包括两个I/Q数据端口，每个I/Q数据端口提供2条接收数据通路和I条发送数据通路。
4.根据权利要求1所述的接口电路，其特征在于，还包括: SPI接口模块，受控于所述事件表控制单元，用于配置射频芯片信息和读取射频芯片状态；和/或 GPO接口模块，受控于所述事件表控制单元，用于输出控制信号。
5.根据权利要求1所述的接口电路，其特征在于，还包括: 至少两个128位宽的AXI总线接口，用于所述DMA数据传输引擎传输数据。
6.根据权利要求5所述的接口电路，其特征在于，还包括: 多路选择器，用于在接收或发送数据时，选择数据流的方向。
7.根据权利要求1所述的接口电路，其特征在于，所述DMA数据传输引擎通过乒乓缓存的方式进行数据存储。
8.根据权利要求1所述的接口电路，其特征在于，所述的DMA数据传输引擎包括4个RDMA 和 2 个 TDMA。
【文档编号】G06K19/077GK103679249SQ201210352782
【公开日】2014年3月26日 申请日期:2012年9月20日 优先权日:2012年9月20日
【发明者】卢建政, 吉亚平, 邢娅玲, 于洲, 林晗 申请人:苏州简约纳电子有限公司