移动终端的存储器与处理器的连接方法和连接结构的制作方法
【专利摘要】本发明涉及一种简化印刷电路板走线的移动终端的存储器与处理器的连接方法，适用于同步动态随机存储器，该存储器包括多个第一数据引脚，每8位第一数据引脚对应多个第一控制引脚，该处理器包括多个第二数据引脚，每8位第二数据引脚对应多个第二控制引脚，该方法包括以下步骤：将该存储器的第一数据引脚及其对应的第一控制引脚按字节分为多个第一引脚组；将该处理器的第二数据引脚及其对应的第二控制引脚按字节分为多个第二引脚组；将该多个第一引脚组与该多个第二引脚组进行配对；以及在形成配对的第一引脚组和第二引脚组之间，将第一控制引脚与第二控制引脚一一对应地连接，而将8位第一数据引脚与8位第二数据引脚任意地连接。
【专利说明】移动终端的存储器与处理器的连接方法和连接结构
【技术领域】
[0001]本发明涉及移动终端的印刷电路板布局设计，更具体地说，涉及一种移动终端的存储器与处理器的连接方法和连接结构。
【背景技术】
[0002]随着智能手机和平板电脑的逐渐普及，具有通话、网上浏览、多媒体应用、地图导航等功能的移动终端俨然成为人们的生活必需品。由于不断增长的应用需求，移动终端处理能力不断提高，存储介质容量不断增长，操作系统也日趋复杂。相应地，处理器及存储器的位数已增长到可观的32位并在继续增长。这样，移动终端内部的印刷电路板(PCB)上的元器件的连线将更加复杂。
[0003]以存储器为例，在手机中往往采用SDRAM (同步动态随机存储器)，例如SDR-SDRAM(单倍速率同步动态随机存储器)或DDR-SDRAM(双倍速率同步动态随机存储器)、DDR2-SDRAM或DDR3-SDRAM作为代码的运行空间。当使用32位位宽的DDR-SDRAM芯片时，常规上会将处理器(CPU)的数据引脚D31-DO与DDR-SDRAM芯片的数据引脚D31-DO做如图1A、1B所示的一一对应地连接，连接方式如下:
[0004]CPU的数据引脚DO与DDR-SDRAM芯片的数据引脚DO相连接；
[0005]CPU的数据引脚Dl与DDR-SDRAM芯片的数据引脚Dl相连接；
[0006]CPU的数据引脚D2与DDR-SDRAM芯片的数据引脚D2相连接；
[0007]CPU的数据引脚D3与DDR-SDRAM芯片的数据引脚D3相连接；
[0008]............[0009]依次类推；
[0010]CPU的数据引脚D28与DDR-SDRAM芯片的数据引脚D28相连接；
[0011]CPU的数据引脚D29与DDR-SDRAM芯片的数据引脚D29相连接；
[0012]CPU的数据引脚D30与DDR-SDRAM芯片的数据引脚D30相连接；
[0013]CPU的数据引脚D31与DDR-SDRAM芯片的数据引脚D31相连接。
[0014]由于处理器和DDR芯片之间的数据引脚必须一一对应，并且要求走等长线，这给PCB板的走线带来极大困难。
【发明内容】
[0015]本发明所要解决的技术问题是提供一种可以简化印刷电路板走线的移动终端的存储器与和处理器的连接方法和连接结构。
[0016]常规的处理器和存储器的连接方式，在连接处理器和存储器的数据引脚时，习惯地将相同位置的数据引脚相连接，以保证两者间数据传输和命令操作的准确性。然而本申请的发明人通过分析后发现，对于同步静态随机存储器而言，由于其存储的基本单位为“字节”，当连接处理器和存储器的数据引脚时，只要将数据引脚以8位(即I字节)为一组分成若干组分别连接，而不考虑组内的各个数据引脚之间的对应连接关系，即使存在数据引脚的错位连接，也不会造成数据传输和命令操作的准确性。
[0017]基于上述分析，本发明提出一种移动终端的存储器与处理器的连接方法，适用于同步动态随机存储器，该存储器包括多个第一数据引脚，每8位第一数据引脚对应多个第一控制引脚，该处理器包括多个第二数据引脚，每8位第二数据引脚对应多个第二控制引脚，该方法包括以下步骤:将该存储器的第一数据引脚及其对应的第一控制引脚按字节分为多个第一引脚组；将该处理器的第二数据引脚及其对应的第二控制引脚按字节分为多个第二引脚组；将该多个第一引脚组与该多个第二引脚组进行配对；以及在形成配对的第一引脚组和第二引脚组之间，将第一控制引脚与第二控制引脚一一对应地连接，而将8位第一数据引脚与8位第二数据引脚任意地连接。
[0018]在本发明的一实施例中，将该多个第一引脚组与该多个第二引脚组进行配对的步骤包括:将处于相同位置的第一引脚组和第二引脚组进行配对。
[0019]在本发明的一实施例中，将该多个第一引脚组与该多个第二引脚组进行配对的步骤包括:将处于不同位置的第一引脚组和第二引脚组进行配对。
[0020]在本发明的一实施例中，将8位第一数据引脚与8位第二数据引脚任意地连接的步骤包括:根据该存储器与该处理器所安装的印刷电路板的走线要求进行连接。
[0021]本发明另提出一种移动终端的存储器与处理器的连接结构，适用于同步动态随机存储器，该连接结构包括存储器及处理器。该存储器包括多个第一数据引脚，每8位第一数据引脚对应多个第一控制引脚。该处理器包括多个第二数据引脚，每8位第二数据引脚对应多个第二控制引脚。其中，该存储器的第一数据引脚及其对应的第一控制引脚按字节分为多个第一引脚组，该处理器的第二数据引脚及其对应的第二控制引脚按字节分为多个第二引脚组；该多个第一引脚组与该多个第二引脚组分别形成配对，且在形成配对的第一引脚组和第二引脚组之间，第一控制引脚与第二控制引脚一一对应地连接，而8位第一数据引脚与8位第二数据引脚任意地连接。
[0022]在本发明的一实施例中，进行配对的第一引脚组和第二引脚组均处于相同位置。
[0023]在本发明的一实施例中，进行配对的第一引脚组与第二引脚组中至少部分处于不同位置。
[0024]在本发明的一实施例中，该存储器为单倍速率同步动态随机存储器。
[0025]在本发明的一实施例中，该存储器为双倍速率同步动态随机存储器。
[0026]在本发明的一实施例中，该存储器的第一数据引脚为16位、32位或64位，该处理器的第二数据引脚为16位、32位或64位。
[0027]本发明由于将移动终端的同步随机静态存储器与处理器进行连接时，将数据引脚分组并允许组内的数据引脚任意进行连接，这使得在设计时可以根据PCB信号连接情况，对各数据引脚进行信号线调整以找到简化PCB走线的连接方式。
【专利附图】
【附图说明】
[0028]为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的【具体实施方式】作详细说明，其中:
[0029]图1A、1B示出手机中处理器和存储器芯片的常规连接方式。
[0030]图2A-2C示出本发明一实施例的处理器和存储器芯片的连接方式。[0031]图3示出本发明一实施例的处理器和存储器芯片之间的低8位数据存在错位连接的情况。
[0032]图4示出本发明一实施例的处理器和存储器芯片之间的字节存在错位连接的情况。
[0033]图5示出本发明一实施例的处理器和存储器芯片的连接方法。
【具体实施方式】
[0034]对于同步静态随机存储器(SDRAM)而言，其存储的基本单位为“字节”，并且每8位数据引脚配备转用控制引脚。以目前的SDRAM而言，控制引脚的数量为两个。目前常规的方法方法是将SDRAM的第一数据引脚与处理器(CPU)的第二数据引脚一一对应地连接。即，相同位置的数据引脚进行连接。以低8位数据引脚为例，会将CPU的D(TD7和同步静态随机存储器的D(TD7 —一对应进行相连接，CPU的第二数据引脚DO与SDRAM的第一数据引脚DO连接，CPU的第二数据引脚Dl与SDRAM的第一数据引脚Dl连接，以此类推。按照常规的连接方法，在印刷电路板(PCB )布线时，难免会出现数据线交叉的情况，因此PCB布线时会出现换层或绕线的情况。
[0035]然而通过分析发现，上述数据引脚之间一一对应地连接并非是必要的。数据引脚之间的错位连接看上去是种错误，但意外的是，它对数据的读写却没有影响。
[0036]以D(TD7位数据为例，如图3所示，假设CPU和SDRAM之间的连接为CPU的DO与SDRAM的Dl相连，CPU的Dl与SDRAM的DO相连，其余信号线D2?D7——对应。当CPU内欲向SDRAM内的A地址处写入数据为00000001，那么由于数据线交叉错位，SDRAM空间内A地址处所存数据实际为00000010 ;当CPU欲从SDRAM的A地址处读出低8位数据时，SDRAM内实际存储数据为00000010，但由于数据线交叉错位，读到CPU内部后数据应该为00000001，这说明CPU向A地址处写入数据00000001后再从该地址处读出数据仍是00000001。
[0037]因此分析的结论是，D(TD7内数据错误对CPU而言在进行低8位数据读写时是没有影响的。这一结论可以推广到任意位置的数据引脚，例如高8位数据引脚。
[0038]进一步，上述错位不会影响CPU对SDRAM的命令操作。根据SDRAM性质可知，CPU对 SDRAM (SDR-SDRAM、DDR-SDRAM、DDR2-SDRAM、DDR3-SDRAM)的命令操作，完全由控制信号线及地址线有关，与数据线无关。命令操作包括:寄存器写入和寄存器读取、Burst设置和burst操作、预充电设置和预充电操作等所有的命令操作，如IB所示,命令操作仅与CKE、CK、CK#、CS、WE、CAS、RAS、BANKO、BANK 1、Addr ess相关，与数据信号线无关，所以数据引脚的错位不会影响CPU对SDRAM的命令操作。
[0039]这样，当连接CPU和SDRAM的数据引脚时，只要将数据引脚以8位(即I字节)为一组分成若干组配对连接，而不考虑组内的各个数据引脚之间的对应连接关系，即使存在数据引脚的错位连接，也不会造成数据传输和命令操作的准确性。
[0040]在本发明的上下文中，SDRAM包含 SDR-SDRAM、DDR-SDRAM、DDR2-SDRAM、DDR3-SDRAM,以及今后出现的SDRAM类型的存储器。
[0041]因此，本发明所提出的一种移动终端的存储器与处理器的连接方法，参照图5所示，该方法包括以下步骤:
[0042]在步骤501，将SDRAM的第一数据引脚及其对应的第一控制引脚按字节分为多个第一引脚组。参照图2A和2B所示，SDRAM的第一数据引脚D31-D0，及其对应的第一控制引脚DQS3-DQS0，DQM3-DQM0被分为4个第一引脚组。在此，按字节从低到高称之为引脚组O、引脚组1、引脚组2、引脚组3。
[0043]在步骤502，将CPU的第二数据引脚及其对应的第二控制引脚按字节分为多个第二引脚组。参照图2A和2B所示，CPU的第二数据引脚D31-D0，及其对应的第二控制引脚DQS3-DQS0, DQM3-DQM0被分为4个第二引脚组。在此，按字节从低到高称之为引脚组O、引脚组1、引脚组2、引脚组3。
[0044]在步骤503，将多个第一引脚组与多个第二引脚组进行配对。
[0045]仍然参照图2A和2B所示，通常的配对，可以将位于相同位置(即相同序号)的引脚组进行配对。例如，SDRAM的引脚组O和CPU的引脚组O配对，SDRAM的引脚组I和CPU的引脚组I配对，SDRAM的引脚组2和CPU的引脚组2配对，SDRAM的引脚组3和CPU的引脚组3配对。
[0046]在步骤504，在形成配对的第一引脚组和第二引脚组之间，将第一控制引脚与第二控制引脚一一对应地连接，而将8位第一数据引脚与8位第二数据引脚任意地连接。
[0047]仍然参照图2A和2B所示，各个形成的配对的引脚组之间，控制引脚仍然严格地——对应连接。例如SDRAM的其中一第一控制弓I脚DQSO与CPU的其中一第二控制弓I脚DQSO连接，SDRAM的另一第一控制引脚DQSO与CPU的另一第二控制引脚DQSO连接。但是，8位数据引脚之间可以任意地连接。例如SDRAM的低8位数据引脚D7-D0与CPU的低8位数据引脚之间可以任意连接。图2A、2B中的矩形框示出这种任意连接关系。
[0048]上述任意连接的好处是，而是可以根据PCB信号连接情况，对各数据引脚进行信号线调整。这样，能够找到更优的方式，完成数据引脚间的信号线连接。理想的情况是，能够找到一种最优的方式，用一层PCB，完成数据引脚的信号线连接。这样，既可以简化PCB走线、不出现交叉，又可以很好的控制数据线的等长要求。
[0049]需要说明的是，本发明的实施例的重点在于SDRAM和CPU之间的数据引脚的连接方式，而对地址引脚及总控制引脚间的连接关系不做特别限定。通常而言，这些地址引脚及总控制引脚间仍然按照一一对应的方式进行连接，例如图2C所示。
[0050]在上述实施例的步骤503中，是将位于相同位置(即相同序号)的引脚组进行配对。但在另一实施例中，可以将处于不同位置(即不同序号)的第一引脚组和第二引脚组进行配对。换言之，引脚组的配对可以不考虑各引脚组在所有引脚组中所处的位置，而进行任意配对。例如参照图4所示，例如，将SDRAM的引脚组O和CPU的引脚组I配对，SDRAM的引脚组I和CPU的引脚组O配对，SDRAM的引脚组2和CPU的引脚组2配对，SDRAM的引脚组3和CPU的引脚组3配对。这样，SDRAM与CPU之间进行配对的引脚组之间至少有一部分处于不同位置。这时，配对后的引脚组内的数据引脚之间的连接关系仍然可以是任意的。
[0051]上面的实施例中，虽然以32位的SDRAM为例进行说明，但可以理解的是，本发明的实施例适用于16位或64位的SDRAM与相同位数的CPU之间的连接。
[0052]本发明的实施例在将移动终端的同步随机静态存储器与处理器进行连接时，将数据引脚分组并允许组内的数据引脚任意进行连接，这使得在设计时可以根据PCB信号连接情况，对各数据引脚进行信号线调整以找到简化PCB走线的连接方式。
[0053]虽然本发明已参照当前的具体实施例来描述，但是本【技术领域】中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
【权利要求】
1.一种移动终端的存储器与处理器的连接方法，适用于同步动态随机存储器，该存储器包括多个第一数据引脚，每8位第一数据引脚对应多个第一控制引脚，该处理器包括多个第二数据引脚，每8位第二数据引脚对应多个第二控制引脚，该方法包括以下步骤: 将该存储器的第一数据引脚及其对应的第一控制引脚按字节分为多个第一引脚组； 将该处理器的第二数据引脚及其对应的第二控制引脚按字节分为多个第二引脚组； 将该多个第一引脚组与该多个第二引脚组进行配对；以及 在形成配对的第一引脚组和第二引脚组之间，将第一控制引脚与第二控制引脚一一对应地连接，而将8位第一数据引脚与8位第二数据引脚任意地连接。
2.如权利要求1所述的移动终端的存储器与处理器的连接方法，其特征在于，将该多个第一引脚组与该多个第二引脚组进行配对的步骤包括: 将处于相同位置的第一引脚组和第二引脚组进行配对。
3.如权利要求1所述的移动终端的存储器与处理器的连接方法，其特征在于，将该多个第一引脚组与该多个第二引脚组进行配对的步骤包括: 将处于不同位置的第一引脚组和第二引脚组进行配对。
4.如权利要求1所述的移动终端的存储器与处理器的连接方法，其特征在于，将8位第一数据引脚与8位第二数据引脚任意地连接的步骤包括: 根据该存储器与该处理器所安装的印刷电路板的走线要求进行连接。
5.一种移动终端的存储器与处理器的连接结构，适用于同步动态随机存储器，该连接结构包括: 存储器，包括多个第一数据引脚，每8位第一数据引脚对应多个第一控制引脚； 处理器，包括多个第二数据引脚，每8位第二数据引脚对应多个第二控制引脚； 其中，该存储器的第一数据引脚及其对应的第一控制引脚按字节分为多个第一引脚组，该处理器的第二数据引脚及其对应的第二控制引脚按字节分为多个第二引脚组；该多个第一引脚组与该多个第二引脚组分别形成配对，且在形成配对的第一引脚组和第二引脚组之间，第一控制引脚与第二控制引脚一一对应地连接，而8位第一数据引脚与8位第二数据引脚任意地连接。
6.如权利要求5所述的移动终端的存储器与处理器的连接结构，其特征在于，进行配对的第一引脚组和第二引脚组均处于相同位置。
7.如权利要求5所述的移动终端的存储器与处理器的连接结构，其特征在于，进行配对的第一引脚组与第二引脚组中至少部分处于不同位置。
8.如权利要求5所述的移动终端的存储器与处理器的连接结构，该存储器为单倍速率同步动态随机存储器。
9.如权利要求5所述的移动终端的存储器与处理器的连接结构，该存储器为双倍速率同步动态随机存储器。
10.如权利要求5所述的移动终端的存储器与处理器的连接结构，该存储器的第一数据引脚为16位、32位或64位，该处理器的第二数据引脚为16位、32位或64位。
【文档编号】G06F13/16GK103870407SQ201210532216
【公开日】2014年6月18日 申请日期:2012年12月11日 优先权日:2012年12月11日
【发明者】李斌 申请人:联芯科技有限公司