模块并入前进行天线效应检查的方法与流程

本发明涉及集成电路制造领域，尤其涉及一种模块并入前进行天线效应检查的方法。

背景技术：

ip(intellectualproperty)即知识产权，在集成电路(integratedcircuit，简称ic)设计中，ip指可以重复使用(reuse)的具有自主知识产权功能的集成电路设计模块。这些模块具有性能高、功耗低、技术密集度高、知识产权集中、商业价值昂贵等特点，可以整合到集成电路设计芯片中以缩短开发时间。随着集成电路制造技术的进步，多功能芯片甚至系统单芯片(system-on-a-chip，简称soc)已成为集成电路设计的主流，而为了满足更好、更快、更便宜的需求，ip模块的重复使用已经是市场的潮流，是集成电路设计产业的最关键产业要素和竞争力体现。现今的集成电路芯片大多会包含至少一个以上的ip模块，集成电路设计人员可以根据各种不同的ip模块，设计出符合各种不同需求的芯片。

在当前的集成电路设计过程，集成电路代工厂(foundry)或者第三方芯片设计者会根据客户提供的包含金属引脚(metalpin)的平面版图(phantomview)在空的电路仿真软件模型(spicemodel)文件中规划电路设计图，即物理版图layout设计，在规划电路设计时，设计者首先会在客户提供的产品电路版图上预留出每个ip模块的位置，该预留位置称为phantom。当芯片电路设计完成后，foundry还需要将完成的ip模块并入到整个芯片的电路布局中，即进行模块并入(ipmerge)，以使产品数据完整，再去流片。

由于在foundry生产制造集成芯片(wafer)过程(即流片)中，因为等离子注入、等离子刻蚀等工艺的关系，大量的电荷积累可能会通过芯片表面露出的导体层传输到门级区域，导致门级氧化膜受损，影响器件的成品率，这一现象被称为“天线效应”。为避免天线效应，foundry在进行ipmerge工作之前，通常需要通过提供ip模块的antenna.lef文件(一种记录了ip模块的天线效应信息的库交换格式文本文件，简称ant.lef)给客户，所述ant.lef文件中包含了ip模块pin端的各层的面积(即ip模块出pin层的各层面积)，如图1所示，客户通过自动布局布线(place&route，pr)工具读取ant.lef文件，该pr工具将这些面积值与客户gds(一种版图数据的格式)文件中同一节点对应层的面积相加，然后进行antenna检查(即天线效应检查，属于版图设计规则检查范围)，以确定客户gds文件在进行ipmerger之后是否还满足antenna要求。这种方式下，如果客户不在pr工具中进行自动布局布线，而是通过手动方式布局布线，就很难实现ipmerge之前的antenna检查，由此会导致foundryipmerge合成完整数据后发现大量的天线效应问题(antennaviolation)。

技术实现要素：

本发明的目的在于提供一种模块并入前进行天线效应检查的方法，能够直接提供给客户一个含有ip天线效应信息且客户方可直接用于天线设计规则检查的数据文件，使客户方即使不使用自动布局布线，也能够在代工厂模块并入前进行天线效应检查。

为解决上述问题，本发明提出一种模块并入前进行天线效应检查的方法，包括以下步骤：

至少识别出ip模块版图中用于天线效应检查的引脚以及所述引脚所连接的金属层和栅极层；

至少将所述引脚以及引脚所连接的金属层和栅极层抽取出来，生成一个能够被客户的布局布线工具读取的格式文件，提供给所述客户；

所述客户通过所述布局布线工具读取所述格式文件，以进行天线效应检查。

可选的，识别出所述ip模块版图中所有的引脚以及所述引脚所连接的金属层和栅极层。

可选的，所述栅极层为多晶硅层。

可选的，识别所述ip模块版图的时，还识别出所述ip模块版图中所有的有源层和附加层。

可选的，所述有源层包括所述引脚所连接的mos管的有源层，所述附加层包括所述引脚所连接的导电接触、通孔和给衬底设定电位的衬底连接层。

可选的，将所述引脚以及引脚所连接的金属层和栅极层抽取出来时，以所述引脚为起点，自上而下地沿着连接所述引脚的线路，将与天线效应有关的层都抽取出来。

可选的，所述格式文件的生成过程包括：

定义所述引脚的文本标记层；

定义所述引脚所连接的mos管源漏端、衬底连接端、栅端、导电接触、金属层以及通孔；

定义所有的输出层端。

可选的，分别定义nmos管和pmos管的源漏端和衬底连接端。

可选的，所述格式文件为gds文件。

可选的，所述客户在做天线效应检查时，判断所述格式文件中的各个引脚处的天线效应值是否超出设定的天线效应临界值。

与现有技术相比，本发明的技术方案具有以下技术效果：

1、该方法至少将ip模块的与天线效应有关的引脚以及该引脚所连接的金属层和栅极层抽取出来，生成一个能够被客户的布局布线工具读取的、含有天线效应信息的gds格式文件，提供给客户，使得客户即使不用pr自动布局布线，也能进行模块并入前的天线效应检查，提前发现代工厂模块并入合成完整数据后的天线效应问题，同时避免了ip模块的整个版图文件直接发给客户而造成的泄密；

2、能够仅仅将ip模块的与天线效应有关的引脚以及该引脚所连接的金属层和栅极层抽取出来，生成含有天线效应信息的gds格式文件，从而最大程度地避免泄密，保护ip模块的相关知识产权；

3、所述文件中除提供所述引脚以及所述引脚所连接的金属层和栅极层的相关数据外，还进一步提供所述引脚所连接的有源层和附加层的相关数据，从而使客户看到的检查结果更直观。

附图说明

图1是一种用于提供给客户做天线效应检查的ant.let文件的部分内容截图；

图2是本发明具体实施例的模块并入前进行天线效应检查的方法的流程图；

图3是本发明具体实施例的gds文件显示在客户布局布线工具中的效果图；

图4a至图4i是本发明具体实施例中ant.gds文件的部分内容截图。

具体实施方式

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图2，本发明提出一种模块并入前进行天线效应检查的方法，包括以下步骤：

s1，至少识别出ip模块版图中用于天线效应检查的引脚以及所述引脚所连接的金属层和栅极层；

s2，至少将所述引脚以及引脚所连接的金属层和栅极层抽取出来，生成一个能够被客户的布局布线工具读取的格式文件，提供给所述客户；

s3，所述客户通过所述布局布线工具读取所述格式文件，以进行天线效应检查。

ip模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件，可以供芯片设计人员装配或集成选用到别的芯片中的模块，可以是电路或者是版图。所述ip模块可以是各种不同的cpu(32/64位cisc/risc结构的cpu或8/16位微控制器/单片机，如8051等)、32/64位dsp(数字处理器，如320c30)、dram(动态随机存取存储器)、sram(静态存储器)、eeprom(电子抹除式可复写只读存储器)、flashmemory(闪存)、a/d(模数转换器)、d/a(数模转换器)、mpeg/jpeg(图像处理器)、无线收发器(如zigbee、蓝牙、wifi)、usb(通用串行总线接口)、pci(外设部件互连标准接口)、标准接口、网络单元、编译器、编码/解码器和模拟器件模块等。所述ip模块中通常有mos管、三极管、电容、电阻等多种元件，同时各个元件通过金属连线、导电接触、金属连线层间的通孔连接，所述ip模块最终通过其引脚(pin，或称管脚、输入输出接口)向外界连接，在代工厂通过模块并入操作将所述ip模块合成到整个芯片中时，实质上是将ip模块的相关引脚通过引线与芯片中相应的其他电路、ip模块或者引脚连接。请参考图3，在步骤s1中，代工厂通过其版图设计工具(layout)、版图识别工具或者自动布局布线工具(prtool)，从ip模块版图(fullgds)中至少识别出或者选择出用于天线效应检查的引脚(pin)以及所述引脚所连接的金属层(metal)和栅极层(gate)，其中每个pin引脚作为一个节点，从该pin开始用搜索法，上下左右逐一确定该pin连接的金属层(metal)、栅极层(gate)等，以识别出相应的元器件版图。为了使客户在进行天线检查时看到的检查结果更直观，还可以进一步地识别出该pin连接的mos管等器件的有源层(act)以及导电接触(cont)、通孔(via)和给衬底设定电位的衬底连接层(tap)等附加层(plus)。需要说明的是，为了更好的体现本发明的主旨所在，图3中对pin30及其连接的mos源漏端31、32和gate层32进行了放大示意，其他部分的结构类似，为了不影响图3的阅读未对这些部分进行一一放大示意，但本领域技术人员应当可以参考已展示的放大部分而理解其余部分的放大效果。

在步骤s2中，可以以pin为起点，自下而上、从左至右地沿着每个pin的线路，将与pin连接的且与天线效应(antenna)有关的各层(比如金属层、孔层、gate层)抽取出来，生成一个能够被客户的布局布线工具(如prtool)读取的版图格式文件antenna.gds，提供给所述客户，如图3所示，生成的antenna.gds文件显示在客户的布局布线工具中后，可以清晰的显示出pin30连接的mos管的源漏端31、32以及pin30连接栅极层33(即多晶硅poly层)。步骤s2中生成版图格式文件antenna.gds的具体过程包括：

请参考图4a，定义ip模块pin端的text层(即文本标记层)，所述ip模块pin端包括连接衬底有源层、m1(第一层金属层，或称为第一层金属互连层)、m2(第二层金属层，或称为第二层金属互连层)、、……、mt(最顶层金属层，或称为最顶层金属互连层)上的pin端以及各个栅极层的pin端；本实施例中定义的ip模块pin端的text层包括pot_p0、m1t_p0、m2t_p0、……、mtt_p0、gatp0、gatm1、……、gatmt等。

请参考图4b，定义ip模块pin端连接的nmos源漏端，本实施例中定义的ip模块pin端连接的nmos源漏端包括nsdp0、nsdm1、……、nsdmt；

请参考图4c，定义ip模块pin端连接的pmos源漏端，本实施例中定义的ip模块pin端连接的pmos源漏端包括psdp0、psdm1、……、psdmt；

请参考图4d，定义ip模块pin端连接的ntap端，ntap端的作用通常是连接电源电压输入端vdd和n阱(nwell)，本实施例中定义的ip模块pin端连接的ntap端包括ntapp0、ntapm1、……、ntapmt；

请参考图4e，定义ip模块pin端连接的ptap端，ptap端的作用通常是连接地gnd和p衬底，本实施例中定义的ip模块pin端连接的ptap端包括ptapp0、ptapm1、……、ptapmt；

请参考图4f，定义ip模块pin端连接的poly端(即多晶硅栅层，包括各个mos管的多晶硅栅端)，本实施例中定义的ip模块pin端连接的poly端包括polyp0、polym1、……、polymt；

请参考图4g，定义ip模块pin端连接的cont端(即导电接触，例如钨插塞等)，本实施例中定义的ip模块pin端连接的cont端包括mconp0、mconm1、……、mconmt；

请参考图4h，定义ip模块pin端连接的金属层端(即金属互连线或者金属互连层，mx)以及via端(即金属互连层之间的通孔)；本实施例中定义的ip模块pin端连接的金属层端包括m1conp0、m1conm1、……、m1conmt；定义的ip模块pin端连接的via端包括v1conp0、v1conm1、……、v1conmt、……等；

请参考图4i，定义ip模块所有的输出层端，所述输出层包括gate层、act有源层、nplus层、pplus层、nwell层、cont层、met1层(第一层金属互连层)、via1层(即第二层金属互连层与第一层金属互连层之间的通孔层)、met2层(第二层金属互连层)、via2层(即第三层金属互连层与第二层金属互连层之间的通孔层)、met3层(第三层金属互连层)、via3层(即第四层金属互连层与第三层金属互连层之间的通孔层)、……、mett层(最顶层金属互连层)，本实施例中定义的输出层端包括antpoly、antact、antnp、antpp、antnw、antmcon、antmet1、antvia1、antmet2、antvia2、……、antmet等。

需要说明的是，代工厂的技术人员可以仅仅将pin及pin连接的金属层、孔层和栅极层提取出来，形成antenna.gds格式文件，提供给客户，在使得客户能够在模块并入前进行天线效应检查，以确认代工厂进行模块合并后不会出现天线效应错误，同时还能最大化的保护ip模块的知识产权，防止泄密。当然，为了提高客户进行天线效应检查的效果，还可以将有源层、附加层等提取出来，一并形成antenna.gds文件。

在步骤s3中，可选的，所述客户的pr工具可以直接读取步骤s2生成的antenna.gds格式文件，从而显示为具有引脚、金属线等版图，客户在做天线效应检查时，可以利用pr工具实现自动判断所述格式文件中的各个引脚处的天线效应值是否超出设定的天线效应临界值。

综上所述，本发明的模块并入前进行天线效应检查的方法，能够至少将所述引脚以及引脚所连接的金属层和栅极层抽取出来，生成一个能够被客户的布局布线工具读取的、含有天线效应信息的格式文件，提供给客户，客户即使不用pr工具进行自动布局布线，也能进行模块并入前的天线效应检查，既避免了ip模块版图文件直接发给客户而造成的泄密，也方便了客户在代工厂进行模块并入之前完成天线效应检查，提前发现代工厂模块并入合成完整数据后的天线效应问题，进而大大缩短集成电路芯片制造的整个工期。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。