一种抗单粒子效应的FPGA动态重构控制器的制作方法

本发明属于fpga可靠性应用技术领域，更为具体地讲，涉及一种抗单粒子效应的fpga动态重构控制器。

背景技术：

sram型fpga器件日益广泛应用于航空航天系统的电子模块设计中，一方面是由于sram型fpga具有高性能处理能力，其丰富的资源满足了功能日益复杂的航天器系统需求，另一方面是由于具有高度的灵活性和反复可编程特性使得其在开发周期和成本上与其他器件相比具有显著的优势。

由于空间环境充满了各种高能粒子，高能粒子撞击使用中的电子设备，能够诱发电子器件发生辐射效应，从而影响电子设备的正常工作。sram型fpga结构中含有大量的sram存储器，使其对高能粒子撞击所造成的单粒子效应特别敏感，因此，在空间环境应用中必须针对fpga易发生单粒子效应这一问题进行容错设计，确保使用fpga的电子系统能够在空间环境中正常运行。

fpga动态部分重构技术是对单粒子效应所造成的配置字软错误进行修复的一个重要手段。fpga动态部分重构技术能够在fpga运行过程中动态的对部分重构区域进行配置操作，同时不影响其他部分的正常工作。重构控制器根据重构请求发起重构操作，根据配置文件所包含的地址信息能够准确找到对应的资源区域，并将已配置区域重新配置或对未配置区域进行功能配置。传统的动态重构控制器主要基于复杂的微处理器实现(如microblaze、powerpc和arm)，基于微处理器的动态重构控制器由于其具有很高的复杂度、占用资源多且需要大量的sram存储器实现等特点使得其对单粒子效应具有很高的敏感性。重构控制器发生故障将会导致整个重构过程出错，影响系统的正确运行。重构控制器的正确运行是确保对故障区域进行重构操作的重要保障。为了提高系统的容错能力，动态重构控制器也必须具备高效性和容错性，使得重构修复过程能够在最短的时间内正确运行。

技术实现要素：

本发明的目的在于克服现有技术的不足，提供一种抗单粒子效应的fpga动态重构控制器，能够提高重构系统的容错性，同时减少重构配置时间。

为实现上述发明目的，本发明一种抗单粒子效应的fpga动态重构控制器，其特征在于，包括：

一fsm命令状态机，包含所有重构模块信息，主要用于响应重构标志信号和发送重构命令；

fsm命令状态机包括监测状态、重构状态和待命状态三个状态；在监测状态下，fsm命令状态机对各个重构区域的重构标志信号进行监测，当收到重构请求时，进入重构状态；在重构状态下，fsm命令状态机向核心控制模块发送重构命令，以及对应配置比特流文件在片外存储器中的地址，当重构完成后，fsm命令状态机向核心控制模块发送中断待重构区域指令，随后进入待命状态；在待命状态下，fsm命令状态机等待核心控制模块反馈的重构完成信号，再进入监测状态；

一核心控制模块，采用三模冗余设计结构，即将核心控制模块另外复制两份，并分别置于三个可重构区域，三个模块完全相同，每个模块均包括单元交互模块、存储管理模块和icap控制器；三个模块的输出与多数表决器mv的输入端相连，多数表决器mv对三个模块的输出结果进行比较，选择多数输出结果给fsm命令状态机、存储控制器和icap单元；

在每个核心控制模块内部，单元交互模块实现与fsm命令状态机、存储管理模块和icap控制器的连接；当fsm命令状态机检测到重构区域的重构请求时，发出重构命令和比特流文件地址，单元交互模块接收到fsm命令状态机发出的重构请求命令和比特流文件地址后，向存储管理模块发出比特流文件地址和读取请求，并向icap控制器发出写请求命令，同时向fsm命令状态机反馈重构进行信号，表示重构过程正在进行；

存储管理模块接收到单元交互模块的比特流文件地址和读取请求后，向存储器控制器发出读取信号和数据有效信号，并将比特流文件地址发送给存储控制器，通过存储控制器从片外存储器中读取对应的比特流文件，再通过存储控制器将读取到的比特流文件发送给icap控制器；

icap控制器通过存储接口将接收到的比特流文件缓存到icap控制器的片内bram中，当icap控制器接收到单元交互模块发出的写请求命令后，再向icap单元发出使能信号和写命令，片内bram中的比特流文件通过icap单元写入重构区域中，当比特流文件全部写入完毕，icap控制器向单元交互模块反馈写入完成信号，表示重构过程完成；

一icap单元，作为fpga动态重构控制器的内部配置访问通道；

一存储器控制器，用于从片外存储器中读取重构需要的比特流文件，并将比特流文件传输给icap控制器；

一片外存储器，用于存放重构需要的比特流文件。

本发明的发明目的是这样实现的：

本发明一种抗单粒子效应的fpga动态重构控制器，由fsm命令状态机、核心控制模块、存储控制器和内部访问接口icap组成，再通过对各个组成模块之间进行协同工作，从而避免了复杂微处理器的使用，节省了大量fpga资源，降低了对单粒子效应的敏感度；具体讲，本发明采用了三模冗余tmr设计结构的核心控制模块和对应的动态可重构方法，从而实现重构控制器的自修复设计，使得该控制器具有故障自修复能力，增强了系统的容错能力。

附图说明

图1是本发明一种抗单粒子效应的fpga动态重构控制器原理图；

图2是fsm命令状态机状态转换流程图；；

图3是三模冗余自修复的动态重构控制器结构图；

图4是fpga动态重构控制器动态重构流程图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

为了方便描述，先对具体实施方式中出现的相关专业术语进行说明：

sram(staticrandomaccessmemory)：静态随机存储器；

fsm(finitestatemachine)：有限状态机；

icap(internalconfigurationaccessport)：内部配置访问通道；

mv(majorityvoter)：多数表决器

bram(blockrandomaccessmemory)：块存储器；

图1是本发明一种抗单粒子效应的fpga动态重构控制器原理图。

在本实施例中，如图1所示，本发明一种抗单粒子效应的fpga动态重构控制器，包括：fsm命令状态机、核心控制模块、存储器控制器、icap单元和片外存储器。

下面我们结合图1进行详细说明，具体为：

fsm命令状态机，包含所有重构模块信息，主要用于响应重构标志信号和发送重构命令；

fsm命令状态机包括以下三个状态：监测状态、重构状态和待命状态；三个状态的转换流程如图2所示，在监测状态下，fsm命令状态机对各个重构区域的重构标志信号进行监测，当收到重构请求时，进入重构状态；在重构状态下，fsm命令状态机向核心控制模块发送重构命令，以及对应配置比特流文件在片外存储器中的地址，当重构完成后，fsm命令状态机向核心控制模块发送中断待重构区域指令，随后进入待命状态；在待命状态下，fsm命令状态机等待核心控制模块反馈的重构完成信号，再进入监测状态。

如图3所示，核心控制模块，采用三模冗余设计结构，即将核心控制模块另外复制两份，并分别置于三个可重构区域，三个模块完全相同，每个模块均包括单元交互模块、存储管理模块和icap控制器；三个模块的输出与多数表决器mv的输入端相连，多数表决器mv对三个模块的输出结果进行比较，选择多数输出结果给fsm命令状态机、存储控制器和icap单元。其中，三模冗余设计结构的核心控制模块允许其中任意一个核心控制模块发生故障，仅保留剩余两个核心控制模块运行，而不影响整个系统的正常工作，同时多数表决器mv标志出故障模块，并向fsm命令状态机发出重构请求，实现核心控制模块的自修复。

下面我们结合图4，对核心控制模块的工作原理进行具体描述：

在每个核心控制模块内部，单元交互模块实现与fsm命令状态机、存储管理模块和icap控制器的连接；

1)、当fsm命令状态机检测到重构区域的重构请求时，发出重构命令和比特流文件地址；

2)、单元交互模块接收到fsm命令状态机发出的重构请求命令和比特流文件地址后，向存储管理模块发出比特流文件地址和读取请求，并向icap控制器发出写请求命令，同时向fsm命令状态机反馈重构进行信号，同时中断重构区域功能，表示重构过程正在进行；

3)、存储管理模块接收到单元交互模块的比特流文件地址和读取请求后，向存储器控制器发出读取信号和数据有效信号，并将比特流文件地址发送给存储控制器，通过存储控制器从片外存储器中读取对应的比特流文件，再通过存储控制器将读取到的比特流文件发送给icap控制器；

4)、icap控制器通过存储接口将接收到的比特流文件缓存到片内bram，当icap控制器接收到单元交互模块发出的写请求命令后，再向icap单元发出使能信号和写命令，icap单元将片内bram中的比特流文件写入重构区域中，当比特流文件全部写入完毕，icap控制器向单元交互模块反馈写入完成信号，表示重构过程完成。

如图1所示，存储器控制器，用于从片外存储器中读取重构需要的比特流文件，并将比特流文件传输给icap控制器；片外存储器，用于存放重构需要的比特流文件。

下面我们用实例来验证本发明设计的动态重构控制器控制下的重构过程花费时间。

我们以字节的方式表示比特流的大小，当icap控制器中bram资源不足以一次缓冲整个比特流文件时，那么比特流从片外存储器到bram的传输次数可以表示为：

其中，ceil()函数表示求不小于给定数的最小整数，sizebitstream表示比特流文件的字节数，sizebuffer表示bram一次所能存储的字节数；

我们用t1代表从片外存储器写入一次数据到bram所用时间，同时我们用t2表示从一次数据写入到下一次数据写入之间片外存储器握手时间，用n2表示握手次数，那么从片外存储器读取完整比特流数据到bram缓冲区所用时间，它可以表示为:

tmem-fpga＝t1*n1+t2*n2

icap从bram写入比特流数据所花费时间决定于bram的读写频率，如果icap控制器的最大工作频率限制为100mhz，则icap控制器一次从bram读取一个32位的字所花费最小时间可以表示为：

因此icap控制器控制下重构过程所需时间可以表示为：

通过上述验证，可以发现重构花费的时间大大缩短。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。