用于在图形处理架构中管理数据偏置的设备和方法与流程

技术领域：
本发明总体上涉及计算机处理器领域。更具体地，本发明涉及用于在图形处理架构中管理数据偏置的设备和方法。相关技术的说明最近在图形处理器单元(GPU)虚拟化方面取得了快速的进展。虚拟化图形处理环境被用于例如媒体云、远程工作站/桌面、可互换虚拟仪器(IVI)、富客户端虚拟化等等。某些架构通过俘获与仿真来执行完整GPU虚拟化，以对全功能虚拟GPU(vGPU)进行仿真，同时通过传递对性能关键的图形内存资源来提供接近原生的性能。随着GPU在服务器中支持3D、媒体和GPGPU工作负载的重要性日益增加，GPU虚拟化正变得越来越普遍。如何虚拟化来自虚拟机(VM)的GPU内存访问是关键设计因素之一。GPU拥有自己的图形存储器：专用视频存储器或共享系统存储器。当系统存储器用于图形时，客户机物理地址(GPA)需要在被硬件访问之前转换为主机物理地址(HPA)。为GPU执行转换有多种方法。一些实施方式通过硬件支持来执行转换，但是可以仅向一个VM传递GPU。另一解决方案是针对转换构建阴影结构的软件方法。例如，阴影页表采用某些架构来实现，诸如在上文提及的完整的GPU虚拟化解决方案中，所述架构可以支持多个VM共享物理GPU。在一些实施方式中，客户机/VM存储器页由主机存储器页支持。虚拟机监视器(VMM)(有时称为“管理程序”)使用例如扩展页表(EPT)从客户机物理地址(PA)映射到主机PA。可以使用多种存储器共享技术，诸如内核同页合并(KSM)技术。KSM将具有相同内容的多个VM的页合并到带有写入保护的单个页中。也就是说，如果(从客户机PA1映射到主机PA1的)VM1中的存储器页具有与(从客户机PA2映射到主机PA2的)VM2中的另一个存储器页相同的内容，则可以仅使用一个主机页(如HPA_SH)来支持客户机存储器。也就是说，VM1的客户机PA1和VM2的PA2都映射到带有写入保护的HPA_SH。这样可以节省用于系统的存储器，对于客户机的只读存储器页(诸如代码页和零页)特别有用。利用KSM，一旦VM修改了页内容，就可以使用写入时复制(COW)技术来移除共享。中介传递用于虚拟化系统中的装置性能和共享，其中，单个物理GPU作为多个虚拟GPU呈现给具有直接DMA的多个客户机，而客户机访问的特权资源仍然是被俘获与仿真的。在某些实施方式中，每个客户机可以运行原生GPU驱动程序，并且装置DMA直接进入存储器，而无需管理程序的干预。附图说明结合以下附图，从下面的详细描述中可以更好地理解本发明，其中：图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核和图形处理器；图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器；图4是用于图形处理器的图形处理引擎的实施例的框图；图5是图形处理器的另一实施例的框图；图6是包括进程要素阵列的线程执行逻辑的框图；图7展示了根据实施例的图形处理器执行单元指令格式；图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线。图9A是框图，展示了根据实施例的图形处理器命令格式；图9B是框图，展示了根据实施例的图形处理器命令序列；图10展示了根据实施例的数据处理系统的示例性图形软件架构；图11展示了根据实施例的可以用于制造集成电路以执行操作的示例性IP核开发系统；图12展示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路；图13展示了可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器；图14展示了可以使用一个或多个IP核来制造的片上系统集成电路的附加示例性图形处理器；图15展示了示例性图形处理系统；图16展示了全图形虚拟化的示例性架构；图17展示了包括虚拟图形处理单元(vGPU)的示例性虚拟化图形处理架构；图18展示了具有IOMMU的虚拟化架构的一个实施例；图19展示了一个实施例，在所述实施例中，图形处理在服务器上执行；图20示出其中维持超级行所有权表(SLOT)以对于超级行来跟踪GPU和主机偏置的一个实施例；图21-22示出用于主机偏置的和GPU偏置的超级行的事务的实现；图23示出包括SLOT高速缓存并且SLOT可存储在GPU存储器或主机存储器内的一个实施例；图24示出根据本发明的一个实施例的方法；图25示出对称的客户端侧实现的一个实施例；图26示出不对称的客户端侧实现的一个实施例；图27是示出被配置成用于实现本申请中描述的实施例的一个或多个方面的计算机系统的框图；图28A-28D示出根据实施例的并行处理器部件；图29A-29B是根据实施例的图形多处理器的框图；图30A-30F示出其中多个GPU通信地耦合至多个多核处理器的示例性架构；以及图31示出根据实施例的图形处理器流水线。具体实施方式在以下描述中，出于解释的目的，阐述了许多具体的细节以便提供对以下所述的本发明的实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些具体细节的情况下实践本发明的实施例将是明显的。在其他实例中，以框图的形式示出了公知的结构和装置以避免模糊本发明的实施例的基本原理。示例性图形处理器架构和数据类型系统概述图1是根据实施例的处理系统100的框图。在各种实施例中，系统100包括一个或多个处理器102和一个或多个图形处理器108，并且可以是单处理器桌面系统、多处理器工作站系统、或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是用于移动式、手持式、或嵌入式装置的片上系统(SoC)集成电路内并入的处理平台。系统100的实施例可包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算装置或移动互联网装置。数据处理系统100还可包括可穿戴装置(诸如智能手表可穿戴装置、智能眼镜装置、增强现实装置、或虚拟现实装置)、与所述可穿戴装置耦合、或者集成在所述可穿戴装置中。在一些实施例中，数据处理系统100是电视或机顶盒装置，所述电视或机顶盒装置具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。在一些实施例中，所述一个或多个处理器102各自包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理装置，如数字信号处理器(DSP)。在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。在一些实施例中，处理器102与处理器总线110耦合，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器装置与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由原生I/O总线提供与I/O装置的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在所述处理器内。存储器装置120可以是动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、闪存存储器装置、相变存储器装置、或具有合适的性能用作处理存储器的某个其他存储器装置。在一个实施例中，存储器装置120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。在一些实施例中，ICH130使得外围部件经由高速I/O总线连接至存储器装置120和处理器102。I/O外围部件包括但不限于音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储装置124(例如，硬盘驱动器、闪存存储器等)、以及用于将传统(例如，个人系统2(PS/2))装置耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入装置，诸如键盘和鼠标144组合。网络控制器134还可以与ICH130耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线110耦合。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。所述高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCIExpress)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器装置(未示出)的访问。在一些实施例中，处理器核202A至202N中的一个或多个处理器核包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，诸如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。示例性I/O链路213表示多个I/O互连中的多个种类中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(诸如eDRAM模块)之间的通信的封装I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到原生存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示装置320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影与电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。在一些实施例中，图形处理器300包括块图像传送(BLIT)引擎304以便执行二维(2D)光栅化器操作，包括例如，位边界块传送。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。在一些实施例中，GPE310包括用于执行3D操作的3D流水线312，诸如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频去接口、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。图形处理引擎图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE410的一些实施例中是可选的，并且可以不显式地包括在GPE410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。在一些实施例中，GPE410与命令流送器403耦合或包括所述命令流送器，所述命令流送器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流送器403与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流送器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列414来处理所述命令。在各种实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3DAPI着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB418可以存储多个线程的数据。在一些实施例中，URB418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。图5是图形处理器500的另一实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流送器503来解译。在一些实施例中，图形处理器500包括可缩放执行逻辑，以用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理。对于3D几何处理命令，命令流送器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流送器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。执行单元图6展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A至608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608A、608B、608C，608D，一直到608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A至608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图5的536)可以将顶点处理、镶嵌或几何处理线程分派至线程执行逻辑600(图6)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他杂项运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行信道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。信道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。在执行过程中，所述图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息，并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。图7是框图，展示了根据一些实施例的图形处理器指令格式700。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为所述宏指令是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位压缩指令格式730可用于基于所选指令、指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位指令格式730中。64位指令格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。针对每种格式，指令操作码712限定了所述执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据信道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如信道选择(例如，预测)以及数据信道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据信道的数量。在一些实施例中，执行大小字段716不可用于64位压缩指令格式730。一些执行单元指令具有多达三个操作数，包括两个源操作数(src0720、src1722)以及一个目标操作数718。在一些实施例中，执行单元支持双目的地指令，其中，这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2724)，其中，指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是与所述指令一起传递的立即数(例如，硬编码)值。在一些实施例中，128位的指令格式710包括访问/寻址模式字段726，所述访问/寻址模式字段例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。在一些实施例中，128位指令格式710包括访问/地址模式字段726，其指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。在一个实施例中，访问/地址模式字段726的地址模式部分判定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中，移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。杂项指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据信道并行地执行算术运算。向量数学分组750包括按照0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。图形流水线图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，诸如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流送器803被解译，所述命令流送器将指令供应至图形流水线820或媒体流水线830的单独部件。在一些实施例中，命令流送器803引导顶点获取器805的操作，其从存储器读取顶点数据并执行命令流送器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间转换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，其专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速镶嵌的镶嵌部件。在一些实施例中，可编程的外壳着色器811配置镶嵌操作。可编程域着色器817提供对镶嵌输出的后端评估。镶嵌器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用镶嵌，则可以对镶嵌部件(例如，外壳着色器811、镶嵌器813、域着色器817)进行旁路。在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪裁器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用镶嵌，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在镶嵌单元被禁用时执行几何镶嵌。在光栅化之前，剪裁器829处理顶点数据。裁剪器829可以是固定功能的裁剪器或者具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换为其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与所述处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，其将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传送)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流送器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流送器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示装置(未示出)耦合，所述显示装置可以是系统集成显示装置(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示装置。在一些实施例中，图形流水线820和媒体流水线830可配置用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动程序软件将专用于特定图形或媒体库的API调用转换为可由图形处理器处理的命令。在一些实施例中，为全部来自KhronosGroup的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。图形流水线编程图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是框图，展示了根据实施例的图形处理器命令序列910。图9A中的实线框展示了一般包括在图形命令中的部件，而虚线包括任选的或仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识所述命令的目标客户端902、命令操作代码(操作码)904、以及用于所述命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。在一些实施例中，客户端902限定了处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式的命令大小908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏(dirty)’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。在一些实施例中，当命令序列需要图形处理器在流水线之间显式地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。在一些实施例中，用于返回缓冲器状态的命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3DAPI来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘剔除’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于对媒体对象进行处理。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。图形软件架构图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。在一些实施例中，操作系统1020是来自微软公司的操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API1022，诸如Direct3DAPI、OpenGLAPI或VulkanAPI。当Direct3DAPI正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由VulkanAPI使用的标准便携式中间表示(SPIR)的版本。在一些实施例中，用户模式图形驱动程序1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012变换成硬件专用的表示。当在使用OpenGLAPI时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动程序1026以用于编译。在一些实施例中，用户模式图形驱动程序1026使用操作系统内核模式功能1028来与内核模式图形驱动程序1029进行通信。在一些实施例中，内核模式图形驱动程序1029与图形处理器1032进行通信以便分派命令和指令。IP核实施方式至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路(诸如处理器)内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得所述电路执行与在此描述的实施例中的任一实施例相关联地描述的操作。图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传送级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据在此描述的至少一个实施例的操作。示例性片上系统集成电路图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，集成电路还可以包括显示装置1245，所述显示装置耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器装置。另外，一些集成电路还包括嵌入式安全引擎1270。图13是展示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A至1315N(例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行顶点着色器程序的操作，而一个或多个片段处理器1315A至1315N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器1305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器1315A至1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示装置上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A至1315N被优化以执行OpenGLAPI中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct3DAPI中提供的像素着色器程序相似的操作。另外，图形处理器1310还包括一个或多个存储器管理单元(MMU)1320A至1320B、一个或多个高速缓存1325A至1325B和(多个)电路互连1330A至1330B。一个或多个MMU1320A至1320B为图形处理器1310包括为顶点处理器1305和/或(多个)片段处理器1315A至1315N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A至1325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1320A至1320B可以与系统内的其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连1330A至1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。图14是框图，展示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的附加示例性图形处理器1410。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU1320A至1320B、(多个)高速缓存1325A至1325B和(多个)电路互连1330A至1330B。图形处理器1410包括一个或多个着色器核1415A至1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F，一直到1315N-1和1315N)，所述一个或多个着色器核提供统一的着色器核架构，其中，单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实施方式中变化。另外，图形处理器1410还包括核间任务管理器1405，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1415A至1415N的线程分派器和用于加快分块操作以进行基于图块的渲染的分块单元1418，其中，场景的渲染操作在图像空间中被细分，例如以利用场景内的本地空间一致性或优化内部高速缓存的使用。示例性图形虚拟化架构本发明的一些实施例在利用全图形处理器单元(GPU)虚拟化的平台上实现。如此，下面提供本发明的一个实施例中采用的GPU虚拟化技术的概述，随后详细描述用于模式驱动的页表遮蔽的设备和方法。本发明的一个实施例采用在客户机中运行原生图形驱动程序的完整GPU虚拟化环境，以及实现客户机之间的良好性能、可扩缩性和安全隔离的中介传递。这个实施例向每个虚拟机(VM)提供虚拟全功能GPU，所述虚拟全功能GPU可以在大多数情况下直接访问性能关键型资源而不需要来自管理程序的干预，同时以最低的成本对来自客户机的特权操作进行俘获与仿真。在一个实施例中，具有完整GPU特征的虚拟GPU(vGPU)被呈现给每个VM。在大多数情况下，VM可以直接访问性能关键型资源，而不需要虚拟机管理程序的干预，同时对来自客户机的特权操作进行俘获与仿真，以提供VM之间的安全隔离。每个量子切换vGPU上下文，以在多个VM之间共享物理GPU。图15展示了可以在其上实现本发明的实施例的高级系统架构，所述高级系统架构包括图形处理单元(GPU)1500、中央处理单元(CPU)1520、以及在GPU1500和CPU1520之间共享的系统存储器1510。渲染引擎1502从系统存储器1510中的命令缓冲器1512获取GPU命令，以使用各种不同的特征来加速图形渲染。渲染引擎1504从帧缓冲器1514获取像素数据，然后将所述像素数据发送至外部监视器以进行显示。某些架构使用系统存储器1510作为图形存储器，而其他GPU可以使用管芯上存储器。可以通过GPU页表1506将系统存储器1510映射到多个虚拟地址空间中。2GB全局虚拟地址空间称为全局图形存储器，可以从GPU1500和CPU1520访问，通过全局页表被映射。原生图形存储器空间以多个2GB原生虚拟地址空间的形式被支持，但仅限于通过原生页表从渲染引擎1502进行访问。全局图形存储器大部分是帧缓冲器1514，但也用作命令缓冲器1512。在进行硬件加速时，对原生图形存储器进行大量的数据访问。具有管芯上存储器的GPU采用类似的页表机制。在一个实施例中，CPU1520通过生产者-消费者模型中的GPU特定命令来对GPU1500进行编程，如图15所示。根据如OpenGL和DirectX的高级编程API，图形驱动程序将GPU命令编程到命令缓冲器1512中，包括主缓冲器和批缓冲器。GPU1500然后获取并执行命令。主缓冲器(环形缓冲器)可以将其他批处理缓冲器链接在一起。术语“主缓冲器”和“环形缓冲器”在下文中可互换使用。批处理缓冲器用于传递每个编程模型的大部分命令(多达～98％)。寄存器元组(头部、尾部)用于控制环形缓冲器。在一个实施例中，CPU1520通过更新尾部来向GPU1500提交命令，而GPU1500从头部获取命令，然后在命令已经完成执行之后通过更新头部来通知CPU1520。如上所述，本发明的一个实施例在具有中介传递的完整GPU虚拟化平台中实现。因此，每个VM都配备有全功能GPU，以在VM内部运行原生图形驱动程序。然而，在以下三个方面具有重大挑战：(1)虚拟化整个复杂的现代GPU的复杂性，(2)由于多个VM共享GPU而导致的性能，以及(3)VM之间完全的安全隔离。图16展示了根据本发明的一个实施例的GPU虚拟化架构，所述GPU虚拟化架构包括在GPU1600上运行的管理程序1610、特权虚拟机(VM)1620以及一个或多个用户VM1631至1632。在管理程序1610中运行的虚拟化存根模块1611扩展存储器管理以包括用于用户VM1631至1632的扩展页表(EPT)1614，以及用于特权VM1620的特权虚拟存储器管理单元(PVMMU)1612，以实现俘获和传递策略。在一个实施例中，每个VM1620、1631至1632运行原生图形驱动程序1628，所述原生图形驱动程序可以如下所述利用资源分区直接访问帧缓冲器和命令缓冲器的性能关键型资源。为了保护特权资源，即I/O寄存器和PTE，来自用户VM1631至1632和特权VM1620中的图形驱动程序1628的相应访问被俘获并且被转发至特权VM1620中的虚拟化中介器1622用于仿真。在一个实施例中，如图所展示，虚拟化中介器1622使用超级调用来访问物理GPU1600。另外，在一个实施例中，虚拟化中介器1622实现与管理程序1610中的CPU调度器1616同时运行的GPU调度器1626，以在VM1631至1632之间共享物理GPU1600。一个实施例使用物理GPU1600来直接执行从VM提交的所有命令，因此避免了对渲染引擎进行仿真的复杂性，所述渲染引擎是GPU内最复杂的部分。同时，帧缓冲器和命令缓冲器的资源传递使管理程序1610对CPU访问的干预最小化，而GPU调度器1626保证每个VM量子都用于直接GPU执行。因此，所展示的实施例在多个VM之间共享GPU时实现良好的性能。在一个实施例中，虚拟化存根1611选择性地俘获或传递某些GPU资源的客户机访问。虚拟化存根1611操纵EPT1614条目以选择性地向用户VM1631至1632呈现或隐藏特定地址范围，同时对于特权VM1620使用PVMMU1612中的保留位PTE，用于将客户机访问选择性地俘获或传递至特定的地址范围。在这两种情况下，俘获外围输入/输出(PIO)访问。所有被俘获的访问都被转发至虚拟化中介器1622进行仿真，而虚拟化中介器1611使用超级调用来访问物理GPU1600。如上所述，在一个实施例中，虚拟化中介器1622对用于特权资源访问的虚拟GPU(vGPU)1624进行仿真，并且在vGPU1624之间进行上下文切换。同时，特权VM1620图形驱动程序1628被用于初始化物理装置并管理功率。一个实施例采用灵活发布模型，通过将虚拟化中介器1622实现为特权VM1620中的内核模块，用于简化虚拟化中介器1622和管理程序1610之间的绑定。分离的CPU/GPU调度机制经由CPU调度器1616和GPU调度器1626来实现。这是因为GPU上下文切换的成本可能是CPU上下文切换的成本的1000倍以上(例如，～700us对～300ns)。另外，在计算机系统中CPU内核的数量可能不同于GPU内核的数量。因此，在一个实施例中，GPU调度器1626与现有CPU调度器1616分开实现。分离调度机制导致需要并发访问来自CPU和GPU的资源。例如，当CPU正在访问VM11631的图形存储器时，GPU可能同时访问VM21632的图形存储器。如上所述，在一个实施例中，在每个VM1620、1631至1632内部执行原生图形驱动程序1628，所述原生图形驱动程序通过由虚拟化中介器1622进行仿真的特权操作直接访问一部分性能关键型资源。分离调度机制导致下面描述的资源分区设计。为了更好地支持资源分区，一个实施例保留存储器映射I/O(MMIO)寄存器窗口以将资源分区信息传送给VM。在一个实施例中，virt_info的位置和定义已经作为虚拟化扩展纳入硬件规范，因此图形驱动程序1628在原生处理扩展，并且未来的GPU生成遵循所述规范以实现向后兼容性。虽然在图16中被展示为单独的部件，但是在一个实施例中，包括虚拟化中介器1622(及其vGPU实例1624和GPU调度器1626)的特权VM1620被实现为管理程序1610内的模块。在一个实施例中，虚拟化中介器1622通过对特权操作进行俘获与仿真来管理所有VM的vGPU1624。虚拟化中介器1622处理物理GPU中断，并且可以向指定的VM1631至1632生成虚拟中断。例如，命令执行的物理完成中断可能会触发虚拟完成中断，并且被传递给渲染拥有者。对每个语义的vGPU实例进行仿真的想法很简单；然而，实施方式却需要大量的工程工作和对GPU1600的深入理解。例如，某些图形驱动程序可以访问约700个I/O寄存器。在一个实施例中，GPU调度器1626实现粗粒度服务质量(QoS)策略。可以选择特定的时间量作为每个VM1631至1632共享GPU1600资源的时间分片。例如，在一个实施例中，选择16ms的时间量作为调度时间分片，因为所述值导致人类对感知图像变化的低感知度。还选择这种相对较大的量子，因为GPU上下文切换的成本是CPU上下文切换成本的1000倍以上，因此所述量子不能像CPU调度器1616中的时间分片那么小。来自VM1631至1632的命令被连续地提交给GPU1600，直到客户机/VM耗尽其时间分片。在一个实施例中，GPU调度器1626在切换之前等待客户机环形缓冲器变为空闲，因为当今的大多数GPU是非抢占的，因此这可能影响公平。为了使等待开销最小化，可以通过跟踪命令提交以保证堆积命令在任何时间处于一定限度内来实现粗粒度业务量控制机制。因此，所分配的时间分片与执行时间之间的时间漂移相对较小，因此实现了粗粒度QoS策略。在一个实施例中，在渲染上下文切换时，在切换vGPU1624之间的渲染引擎时，保存并恢复内部流水线状态和I/O寄存器状态，并且执行高速缓存/TLB转储清除。内部流水线状态对CPU不可见，但可以通过GPU命令进行保存和恢复。通过读取/写入渲染上下文中的寄存器列表可以实现保存/恢复I/O寄存器状态。现代GPU中包含的用于加速数据访问和地址转换的内部高速缓存和转换后备缓冲器(TLB)必须使用渲染上下文切换处的命令转储清除，以保证隔离性和正确性。在一个实施例中用于切换上下文的步骤是：1)保存当前I/O状态，2)转储清除当前上下文，3)使用附加命令来保存当前上下文，4)使用附加命令来恢复新的上下文，以及5)恢复新的上下文的I/O状态。如上所述，一个实施例使用专用的环形缓冲器来承载额外的GPU命令。(经审核的)客户机环形缓冲器可以被重新用于提高性能，但是直接将命令插入到客户机环形缓冲器是不安全的，因为CPU可能会继续使更多命令排队，从而导致被覆盖的内容。为了避免争用情况，一个实施例从客户机环形缓冲器切换到其自己的专用环形缓冲器。在上下文切换结束时，本实施例从专用环形缓冲器切换到新VM的客户机环形缓冲器。一个实施例重新使用特权VM1620图形驱动程序来初始化显示引擎，然后管理显示引擎以显示不同的VM帧缓冲器。当两个vGPU1624具有相同的分辨率时，仅切换帧缓冲器位置。对于不同的分辨率，特权VM可以使用硬件缩放器，这是现代GPU中的一项常见功能，可以自动地对分辨率进行缩放。两种技术都只需几毫秒。在许多情况下，可能不需要显示管理，例如当VM未显示在物理显示器上时(例如，当所述VM位于远程服务器上时)。如图16所展示,一个实施例传递对帧缓冲器和命令缓冲器的访问以加速来自VM1631至1632的性能关键型操作。对于2GB大小的全局图形存储器空间，可以采用图形存储器资源分区和地址空间膨胀技术。对于原生图形存储器空间，每个图形存储器空间也都具有2GB的大小，由于原生图形存储器仅可由GPU1600访问，所以可通过渲染上下文切换来实现每个VM原生图形存储器。如上所述，一个实施例在VM1631至1632之间对全局图形存储器进行分区。如上所述，分离的CPU/GPU调度机制要求CPU和GPU同时访问不同VM的全局图形存储器，因此每个VM必须随时使用其自己的资源来呈现，从而导致全局图形存储器的资源分区方法。图17展示了图形虚拟化架构1700的一个实施例的附加细节，所述图形虚拟化架构包括由管理程序1710管理的多个VM(例如VM1730和VM1740)，包括对GPU1720中的全部GPU特征阵列的访问。在各实施例中，管理程序1710可以使得VM1730或VM1740能够将图形存储器和其他GPU资源用于GPU虚拟化。基于GPU虚拟化技术，一个或多个虚拟GPU(vGPU)(例如vGPU1760A和1760B)可以访问由GPU1720硬件提供的全部功能。在各种实施例中，管理程序1710可以跟踪、管理如本文所述的vGPU1760A和1760B的资源和生命周期。在一些实施例中，vGPU1760A-B可以包括呈现给VM1730、1740的虚拟GPU装置，并且可以用于与原生GPU驱动程序交互(例如，如上文相对于图16所述)。然后，VM1730或VM1740可以访问GPU特征全阵列并且用vGPU1760A-B中的虚拟GPU装置来访问虚拟图形处理器。例如，一旦VM1730被俘获在管理程序1710中，则管理程序1710可以操纵vGPU实例(例如，vGPU1760A)并且判定VM1730是否可以访问vGPU1760A中的虚拟GPU装置。可以每个量子或事件切换vGPU上下文。在一些实施例中，可以每GPU渲染引擎(诸如，3D渲染引擎1722或位块传送器渲染引擎1724)发生上下文切换。定期切换允许多个VM以对VM的工作负荷透明的方式来共享物理GPU。GPU虚拟化可以采取各种形式。在一些实施例中，可以利用装置传递来启用VM1730，其中，整个GPU1720被呈现给VM1730，如同它们是直接相连的。很像可以指定单个中央处理单元(CPU)核专供VM1730使用，也可以指定GPU1720专供VM1730使用(例如，甚至在有限时间内)。另一个虚拟化模型是分时模型，其中，GPU1720或其一部分可以以多路复用的方式由多个VM(例如，VM1730和VM1740)共享。在其他实施例中，设备1700还可以使用其他GPU虚拟化模型。在各实施例中，可以对与GPU1720相关联的图形存储器进行分区，并且将其分配给管理程序1710中的各vGPU1760A-B。在各实施例中，图形转换表(GTT)可以被VM或GPU1720用于将图形处理器存储器映射到系统存储器或者用于将GPU虚拟地址转换为物理地址。在一些实施例中，管理程序1710可以经由阴影GTT来管理图形存储器映射，并且所述阴影GTT可以保持在vGPU实例(例如，vGPU1760A)中。在各实施例中，每个VM可以有相应的阴影GTT以用于保持图形存储器地址与物理存储器地址(例如，虚拟化环境下的机器存储器地址)之间的映射。在一些实施例中，阴影GTT可以被共享并且维持多个VM的映射。在一些实施例中，每个VM1730或VM1740可以包括每进程GTT和全局GTT两者。在一些实施例中，设备1700可以将系统存储器用作图形存储器。可以通过GPU页表将系统存储器映射到多个虚拟地址空间中。设备1700可以支持全局图形存储器空间和每进程图形存储器地址空间。全局图形存储器空间可以是通过全局图形转换表(GGTT)进行映射的虚拟地址空间(例如，2GB)。此地址空间的下部部分有时被称为可从GPU1720和CPU(未示出)访问的开口。此地址空间的上部部分被称为仅可以被GPU1720使用的高位图形存储器空间或隐藏图形存储器空间。在各实施例中，阴影全局图形转换表(SGGTT)可以被VM1730、VM1740、管理程序1710或GPU1720用于基于全局存储器地址空间将图像存储器地址转换为对应的系统存储器地址。在完全GPU虚拟化时，静态全局图形存储器空间分区方案可能面临可扩缩性问题。例如，对于2GB的全局图形存储器空间，可以为开口预留第一512兆字节(MB)虚拟地址空间，并且其剩余部分(1536MB)可以变成高位(隐藏)图形存储器空间。利用静态全局图形存储器空间分区方案，使能了完全GPU虚拟化的每个VM可以分配有128MB开口和384MB高位图形存储器空间。因此，2GB全局图形存储器空间仅可以容置最多四个VM。除了可扩缩性问题，具有有限图形存储器空间的VM还可能经受性能退化。有时，当媒介应用广泛地使用GPU媒介硬件加速时，可以在所述媒介应用的一些媒介繁重工作负荷中观察到严重的性能降级。作为示例，为了对一个信道的1080pH.264/高级视频编码(AVC)位流进行解码，可能需要至少40MB的图形存储器。因此，对10个信道的1080pH264/AVC位流进行解码，可能需要至少400MB的图形存储器空间。同时，可能需要留出一些图形存储器空间来进行表面合成/颜色转换，在解码过程中切换显示帧缓冲器等。在这种情况下，每个VM的512MB的图形存储器空间可能不足以让所述VM运行多视频编码或解码。在各实施例中，设备100可以利用按需式SGGTT来实现GPU图形存储器过量使用。在一些实施例中，管理程序1710可以按需构建SGGTT，所述SGGTT可以包括对不同GPU部件的所有者VM的图形存储器虚拟地址的所有待使用转换。在各实施例中，管理程序1710所管理的至少一个VM可以分配有多于静态分区的全局图形存储器地址空间以及存储器。在一些实施例中，管理程序1710所管理的至少一个VM可以分配有或者能够访问整个高位图形存储器地址空间。在一些实施例中，管理程序1710所管理的至少一个VM可以分配有或者能够访问整个图形存储器地址空间。管理程序/VMM1710可以用命令解析器1718来检测VM1730或VM1740所提交的命令的GPU渲染引擎的潜在存储器工作集。在各实施例中，VM1730可以有对应的命令缓冲器(未示出)以用于保持来自3D工作负荷1732或媒介工作负荷1734的命令。类似地，VM1740可以有对应的命令缓冲器(未示出)以用于保持来自3D工作负荷1742或媒介工作负荷1744的命令。在其他实施例中，VM1730或VM1740可以有其他类型的图形工作负荷。在各实施例中，命令解析器1718可以扫描来自VM的命令并且判定所述命令是否包含存储器操作数。如果是，则命令解析器可以例如从VM的GTT中读取有关的图形存储器空间映射，并且然后将其写入SGGTT的特定于工作负荷的部分中。在对工作负荷的整个命令缓冲器进行扫描之后，可以生成或更新保持了与此工作负荷相关联的存储器地址空间映射的SGGTT。另外，通过扫描来自VM1730或VM1740的待执行命令，命令解析器1718还可以提高GPU操作的安全性(比如通过减轻恶意操作)。在一些实施例中，可以生成一个SGGTT来保持所有VM的所有工作负荷的转换。在一些实施例中，可以生成一个SGGTT来保持例如仅一个VM的所有工作负荷的转换。特定于工作负荷的SGGTT部分可以由命令解析器1718按需构建以用于保持特定工作负荷(例如，VM1730的3D工作负荷1732或VM1740的媒介工作负荷1744)的转换。在一些实施例中，命令解析器1718可以将SGGTT插入到SGGTT队列1714中并且将相应工作负荷插入到工作负荷队列1716中。在一些实施例中，GPU调度器1712可以在执行时间构建这种按需式SGGTT。特定硬件引擎可以仅使用在执行时间分配给VM1730的图形存储器地址空间的一小部分，并且GPU上下文切换很少发生。为了利用这种GPU特征，管理程序1710可以用VM1730的SGGTT来仅保持对各个GPU部件(而非分配给VM1730的全局图形存储器地址空间的整个部分)的执行和待执行转换。GPU1720的GPU调度器1712可以与设备1700中的CPU的调度器分离开。在一些实施例中，为了利用硬件并行性，GPU调度器1712可以分别对不同GPU引擎(例如，3D渲染引擎1722、位块传送器渲染引擎1724、视频命令流转化器(VCS)渲染引擎1726、以及视频增强型命令流转化器(VECS)渲染引擎1728)的工作负荷进行调度。例如，VM1730可以是3D加强的，并且3D工作负荷1732在一个时刻可能需要被调度到3D渲染引擎1722。同时，VM1740可以是媒介加强的，并且媒介工作负荷1744可能需要被调度到VCS渲染引擎1726和/或VECS渲染引擎1728。在此情况下，GPU调度器1712可以分别调度VM1730的3D工作负荷1732和VM1740的媒介工作负荷1744。在各实施例中，GPU调度器1712可以追踪GPU1720中的对应渲染引擎所使用的执行中的SGGTT。在此情况下，管理程序1710可以为每个渲染引擎保留SGGTT以用于追踪对应渲染引擎中的所有执行中的图形存储器工作集。在一些实施例中，管理程序1710可以保留单个SGGTT以用于追踪所有渲染引擎的所有执行中的图形存储器工作集。在一些实施例中，这种追踪可以基于单独的执行中SGGTT队列(未示出)。在一些实施例中，这种追踪可以基于SGGTT队列1714上的标记(例如，使用注册表)。在一些实施例中，这种追踪可以基于工作负荷队列1716上的标记(例如，使用注册表)。在调度过程中，GPU调度器1712可以针对工作负荷队列1716中的待调度工作负荷来检查SGGTT队列1714中的SGGTT。在一些实施例中，为了调度特定渲染引擎的下一个VM，GPU调度器1712可以检查由此渲染引擎的VM使用的特定工作负荷的图形存储器工作集是否与由此渲染引擎执行的或待执行的图形存储器工作集冲突。在其他实施例中，这种冲突检查可以延伸至由所有其他渲染引擎利用执行中或待执行图形存储器工作集进行检查。在各实施例中，这种冲突检查可以基于SGGTT队列1714中的相应SGGTT或者基于管理程序1710所保留的SGGTT以用于追踪如在上文中所讨论的对应渲染引擎中的所有执行中图形存储器工作集。如果不存在冲突，则GPU调度器1712可以将执行中和待执行图形存储器工作集集成在一起。在一些实施例中，也可以生成特定渲染引擎的执行中和待执行图形存储器工作集的所产生的SGGTT并且将其存储在例如SGGTT队列1714中或其他数据存储装置中。在一些实施例中，还可以生成并存储与一个VM相关联的所有渲染引擎的执行中和待执行图形存储器工作集的所产生的SGGTT，如果所有这些工作负荷的图形存储器地址不与彼此冲突的话。在将所选VM工作负荷提交到GPU1720之前，管理程序1710可以将相应SGGTT页写入GPU1720中(例如，到图形转换表1750)。因此，管理程序1710可以使得此工作负荷能够利用全局图形存储器空间中的正确映射来执行。在各实施例中，所有这些转换条目均可以写入图形转换表1750中，到下部存储器空间1754或上部存储器空间1752。在一些实施例中，图形转换表1750可以每VM包含单独的表以保持这些转换条目。在其他实施例中，图形转换表1750还可以每渲染引擎包含单独的表以适用于这些转换条目。在各实施例中，图形转换表1750可以至少包含待执行图形存储器地址。然而，如果存在GPU调度器1712所确定的冲突，则然后，GPU调度器1712可以延迟此VM的调度，并且反而尝试着调度相同或不同VM的另一个工作负荷。在一些实施例中，如果两个或更多个VM可以尝试着使用同一图形存储器地址(例如，针对同一渲染引擎或两个不同的渲染引擎)，则可以检测到这种冲突。在一些实施例中，GPU调度器1712可以改变调度器策略以避免选择有可能与彼此冲突的渲染引擎中的一个或多个渲染引擎。在一些实施例中，GPU调度器1712可以悬置执行硬件引擎以减轻冲突。在一些实施例中，如本文中所讨论的GPU虚拟化时的存储器过量使用可以与静态全局图形存储器空间分区方案共存。作为示例，下部存储器空间1754的开口仍可以用于所有VM的静态分区。上部存储器空间1752中的高位图形存储器空间可以用于存储器过量使用方案。与静态全局图形存储器空间分区方案相比，GPU虚拟化时的存储器过量使用可以使得每个VM能够使用上部存储器空间1752中的整个高位图形存储器空间，这可以允许每个VM内的一些应用使用更大的图形存储器空间以获得改进的性能。在静态全局图形存储器空间分区方案的情况下，最初要求保护存储器的大部分的VM在运行时仅可以使用一小部分，而其他VM可能处于缺乏存储器的状态。在存储器过量使用的情况下，管理程序可以按需为VM分配存储器，并且所节省的存储器可以用于支持更多VM。在基于SGGTT的存储器过量使用的情况下，在运行时仅可以分配待执行工作负荷所使用的图形存储器空间，这节省了图形存储器空间并且支持更多VM访问GPU1720。当前架构支持在云和数据中心环境中托管GPU工作负载。完整GPU虚拟化是GPU云中使用的基本支持技术之一。在完整GPU虚拟化中，虚拟机监视器(VMM)，尤其是虚拟GPU(vGPU)驱动程序俘获并仿真客户机对特权GPU资源的访问，以实现安全性和多路复用，同时通过CPU访问CPU等性能关键型资源，例如CPU访问图形存储器。GPU命令一旦被提交，将直接由GPU执行，无需VMM干预。因此，实现了接近原生性能。当前系统使用GPU引擎的系统存储器来访问全局图形转换表(GGTT)和/或每进程图形转换表(PPGTT)，以从GPU图形存储器地址转换为系统存储器地址。遮蔽机制可以用于客户机GPU页表的GGTT/PPGTT。VMM可以使用与客户机PPGTT同步的阴影PPGTT。所述客户机PPGTT具有写入保护功能，使得阴影PPGTT可以通过俘获和仿真其PPGTT的客户机修改，与客户机PPGTT持续同步。目前，每个vGPU的GGTT在每个VM之间被遮蔽和分区，并且PPGTT被遮蔽并且在每个VM上被遮盖(例如，基于每个进程)。由于GGTTPDE表保留在PCIbar0MMIO范围内，因此GGTT页表的阴影很简单。但是，PPGTT的阴影依赖于对客户机PPGTT页表的写入保护，并且传统的阴影页表非常复杂(因此也是有漏洞的)并且效率低下。例如，CPU阴影页表在当前架构中的性能开销为～30％。因此，在这些系统中的一些系统中，使用了启蒙阴影页表，所述启蒙阴影页表修改客户机图形驱动程序用于协作识别用于页表页的页和/或在其被释放时修改客户机图形驱动程序。本发明的实施例包括存储器管理单元(MMU)诸如I/O存储器管理单元(IOMMU)，以从客户机PPGTT映射的GPN(客户机页号)重新映射到HPN(主机页号)，而不依赖于低效率/复杂的阴影PPGTT。同时，一个实施例保留全局阴影GGTT页表用于地址膨胀。这些技术通常称为混合层地址映射(HLAM)。在默认情况下，IOMMU不能用于某些中介传递架构，因为多个VM只能使用单个二层转换。本发明的一个实施例利用以下技术来解决这个问题：1.使用IOMMU在没有阴影PPGTT的情况下进行两层的转换。具体地讲，在一个实施例中，GPU从图形存储器地址(GM_ADDR)转换为GPN，并且IOMMU从GPN转换为HPN，而不是从GM_ADDR转换为HPN的阴影PPGTT，其中，对客户机PPGTT应用写入保护。2.在一个实施例中，IOMMU页表针对每个VM进行管理，并且在切换vGPU时进行切换(或者可以部分地切换)。也就是说，当VM/vGPU被调度时，加载对应的VM的IOMMU页表。3.然而，在一个实施例中共享GGTT映射的地址，并且由于vCPU可以访问GGTT映射的地址(诸如，开口)，因此即使当所述VM的vGPU未被调度时，所述全局阴影GGTT也必须保持有效。这样，本发明的一个实施例使用混合层地址转换，其保留全局阴影GGTT，但直接使用客户机PPGTT。4.在一个实施例中，对GPN地址空间进行分区以将GGTT映射的GPN地址(其变成到IOMMU的输入，如GPN)移动至专用地址范围。这可以通过俘获和仿真GGTT页表来实现。在一个实施例中，从具有大偏移量的GGTT修改GPN以避免在IOMMU映射中与PPGTT重叠。图18展示了在一个实施例中采用的结构，其中，IOMMU1830启用装置虚拟化。所展示的架构包括在管理程序/VMM1820上执行的两个VM1801、1811(但是本发明的基本原理可以用任意数量的VM来实现)。每个VM1801、1811包括分别管理客户机PPGTT和GGTT1803、1813的驱动程序1802、1812(例如，原生图形驱动程序)。所展示的IOMMU1830包括用于实现本文所述的混合层地址映射技术的HLAM模块1831。需要注意的是，在所述实施例中，不存在阴影PPGTT。在一个实施例中，在IOMMU映射中准备整个客户机VM(示例中的客户机VM1811)的GPN到HPN转换页表1833，并且每个vGPU切换触发IOMMU页表交换。也就是说，当调度每个VM1801、1811时，其对应的GPN到HPN转换表1833被交换。在一个实施例中，HLAM1831区分GGTTGPN和PPGTTGPN并且修改GGTTGPN，以使得所述GGTTGPN在转换表1833中执行查找时不与PPGTTGPN重叠。具体地讲，在一个实施例中，虚拟GPN生成逻辑1832将GGTTGPN转换为虚拟GPN，然后所述虚拟GPN用于在转换表1833中执行查找以识别对应的HPN。在一个实施例中，通过将GGTT移位指定的(可能大的)偏移量来生成虚拟GPN，以确保映射的地址不与PPGTTGPN重叠/冲突。另外，在一个实施例中，由于CPU可以随时访问GGTT映射地址(例如，开口)，因此全局阴影GGTT将总是有效并且保持在每个VM的IOMMU映射1833中。在一个实施例中，混合层地址映射1831解决方案将IOMMU地址范围区分成两部分：为PPGTTGPN到HPN转换保留的下部，以及为GGTT虚拟GPN到HPN转换保留的上部。由于GPN由VM/客户机1811提供，因此GPN应该在客户机存储器大小的范围之内。在一个实施例中，客户机PPGTT页表保持不变，并且来自PPGTT的所有GPN通过工作负载执行直接发送至图形转换硬件/IOMMU。然而，在一个实施例中，来自客户机VM的MMIO读取/写入被俘获，并且GGTT页表变化被捕获并且如本文所述地被改变(例如，向GPN增加大的偏移量，以便确保与IOMMU中的PPGTT映射不重叠)。远程虚拟化图形处理在本发明的一些实施例中，服务器执行图形虚拟化，代表客户端虚拟化物理GPU并运行图形应用。图19展示了一个这样的实施例，其中，两个客户端1901至1902通过网络1910(诸如互联网和/或专用网络)连接至服务器1930。服务器1930实现虚拟化图形环境，其中，管理程序1960分配来自一个或多个物理GPU1938的资源，将资源作为虚拟GPU1934至1935呈现给VM/应用1932至1933。图形处理资源可以根据资源分配策略1961进行分配，这可以使管理程序1960基于应用1932至1933的要求(例如，较高性能的图形应用需要较多的资源)、与应用1932至1933相关联的用户帐户(例如，某些用户为获得更高性能而支付额外费用)和/或系统上的当前负载来分配资源。所分配的GPU资源可以包括多组图形处理引擎，诸如3D引擎、块图像传输引擎、执行单元以及媒体引擎等等。在一个实施例中，每个客户端1901至1902的用户在托管(多个)服务器1930的服务上具有账户。例如，所述服务可以提供订阅服务，以向用户提供远程访问在线应用1932至1933，诸如视频游戏、生产力应用、以及多玩家虚拟现实应用等。在一个实施例中，响应于来自客户端1901至1902的用户输入1907至1908，在虚拟机上远程执行应用。尽管未在图19中展示，但是一个或多个CPU也可以被虚拟化并且用于执行应用1932至1933，其中，图形处理操作卸载到vGPU1934至1935。在一个实施例中，响应于图形操作的执行，vGPU1934至1935生成一系列图像帧。例如，在第一人称射击游戏中，用户可以指定输入1907来在幻想世界中移动角色。在一个实施例中，所产生的图像被压缩(例如，通过压缩电路系统/逻辑，未示出)并且通过网络1910被流式传输至客户端1901至1902。在一个实施方式中，可以使用视频压缩算法诸如H.261；然而，可以使用各种不同的压缩技术。解码器1905至1906对输入视频流进行解码，然后在客户端1901至1902的相应显示器1903至1904上对其进行渲染。使用图19中所展示的系统，高性能图形处理资源诸如GPU1938可以被分配到预订服务的不同客户端。在在线游戏实施方式中，例如，服务器1930可以在新视频游戏被释放时托管所述新视频游戏。然后在虚拟化环境中执行视频游戏程序代码，并且将所产生的视频帧压缩并流式传输至每个客户端1901至1902。这种架构中的客户端1901至1902不需要大量的图形处理资源。例如，即使是具有解码器1905至1906的相对低功率的智能电话或平板电脑也将能够解压缩视频流。因此，最新的图形密集型视频游戏可以在能够压缩视频的任何类型的客户端上播放。虽然视频游戏被描述为一种可能的实施方式，但是本发明的基本原理可以用于需要图形处理资源的任何形式的应用(例如，图形设计应用、交互式和非交互式射线追踪应用、生产力软件、视频编辑软件等)。用于在图形处理架构中管理数据偏置的设备和方法诸如图形处理器之类的加速器装置与处理器之间的现有的逐个高速缓存行的(per-cacheline)一致性是低效并且昂贵的。服务器多管芯解决方案和多插槽(例如PCIe图形)使得一致性问题更糟糕，原因在于GPU直接附接存储器带宽(例如HBM或GDDR)显著更高、而跨管芯或跨插槽的监听带宽低得多并且监听等待时间高。为了解决这些问题，本发明的一个实施例减少CPU/加速器共享的一致性协议开销，使得一致性性能大致等于非一致性性能。该实施例维持用于处理器/GPU共享的硬件实施的一致性机制，并且对于非共享的工作负荷而言对CPU性能无影响。具体地，一个实施例对于存储器的自然对齐的蔓延区域(1KB-4KB)实现偏置(bias)协议，该区域被称为“超级行”，通过使用“超级行所有权表(SLOT)”或“偏置表”被加以跟踪。可将超级行指定为任何大小，包括例如完整存储器页、存储器的1/n、或高速缓存行的倍数。如图20中所示，在一种实现中，GPU2010或其它加速器装置包括SLOT管理电路2013，该SLOT管理电路指定GPU2010将处理的超级行的范围。然后将该数据的副本转移至GPU2010的原生存储器2015，GPU2010可处理来自原生存储器2015的数据。SLOT管理电路2013可为每个超级行设置位，以指示其具有加速器/GPU偏置。虽然该SLOT管理电路2013被显示为在GPU2010内，但在其它实施例中，SLOT管理电路2013可被集成在CPU复合体2001或系统代理2021内。替代地，SLOT管理电路2013可跨GPU2010、CPU2001和/或系统代理2021分布。在一种实现中，SLOT2031跟踪谁在任何给定的时间“拥有”给定的超级行。如图20中所示，可将完整的表2031存储在系统存储器2030中，同时将其高速缓存的版本2011和2022存储在管芯上、分别在GPU2010和系统代理2021内部。在一个实施例中，高速缓存的版本2011、2022可包括整个SLOT表2031的子集。所有权转换可以是硬件自主的、或由软件发起、或二者的组合。在一个实施例中，当GPU2010需要处理大块数据时，它将数据拉入其原生存储器2015(例如HBM、GDDR存储器等等)并更新SLOT表2031以指示它是该数据块的当前“所有者”。例如，可为该块的每个超级行设置位，以指示它正在被GPU2010处理。典型地，这将会是CPU2001不需要频繁访问的数据部分。当执行图形操作时，该数据的部分可被高速缓存在GPU的L3高速缓存2011中。在一个实施例中，GPU2010包括原生SLOT高速缓存2012以存储主SLOT表2031的最近被访问的多个部分。此外，系统代理2021还可包括slot高速缓存2022以提供CPU2001的多个核对SLOT数据的高效访问。还可在CPU上维持SLOT高速缓存(未示出)。高速缓存一致性电路可确保SLOT高速缓存2022与SLOT高速缓存2012之间的一致性。可使用任何形式的高速缓存一致性协议。在一个实施例中，SLOT仅覆盖直接附接至加速器或GPU的HBM存储器(例如8GB)或GDDR存储器。整个SLOT表可在GPU内部，以简化实现。非加速器的存储器(例如DDR)未被SLOT覆盖。在一个实施例中，CPU2001不具有SLOT表，并且将不会跟踪任何基于超级行的一致性。仅加速器或GPU2010将具有SLOT表2031并且跟踪原生HBM或GDDR存储器2015的所有权。在一种实现中，对于原生存储器2015的所有的CPU2001请求将监听GPUSLOT表2031以检查所有权。在该系统中使用新的一致性命令以加速超级行所有权转移。例如，可使用“超级行转储清除”命令来将整个超级行转储清除出CPU高速缓存2002或GPU高速缓存2012。一种实现方式利用诸如堆叠的DRAM或HBM之类的直接附接的存储器来提高GPU的性能，并简化对于利用具有直接附接的存储器的GPU的应用的应用开发。该实现允许GPU附接的存储器被映射为系统存储器的部分，并利用共享虚拟存储器(SVM)技术(诸如在当前的IOMMU实现中使用的技术)来访问，但不会遭受与完整系统高速缓存一致性相关联的典型性能缺点。作为系统存储器的部分来访问GPU附接的存储器、并且没有繁重的高速缓存一致性开销的能力为GPU卸载(offload)提供了有益的操作环境。作为系统地址映射的部分来访问存储器的能力允许主机软件建立操作数并访问计算结果，而没有传统的IODMA数据副本的开销。这样的传统副本涉及驱动程序调用、中断和存储器映射的I/O(MMIO)访问，这些相对于简单存储器访问都是低效的。同时，访问GPU附接的存储器而没有高速缓存一致性开销的能力对于卸载的计算的执行时间是关键的。例如，在具有大量流式的写存储器业务量的情况下，高速缓存一致性开销会将GPU看到的有效写带宽减半。操作数建立的效率、结果访问的效率以及GPU计算的效率在确定GPU卸载将有多少效果时都发挥作用。如果卸载工作(例如建立操作数、获得结果)的成本太高，则卸载可能不能得到好的结果，或者可能将GPU限制于仅非常大的工作。GPU执行计算的效率会具有相同效果。一种实现根据发起存储器访问的实体(例如GPU、核等等)和被访问的存储器(例如主机存储器或GPU存储器)来应用不同的存储器访问和一致性技术。这些技术被统称为“一致性偏置”机制，该机制为GPU附接的存储器提供两组高速缓存一致性流程，一组流程为了对其附接的存储器的高效的GPU访问而优化，第二组流程为了对于GPU附接的存储器的主机访问和对于GPU附接的存储器的共享的GPU/主机访问而优化。此外，它包括用于在这些流程之间切换的两种技术，一种通过应用软件来驱动，另一种通过自主硬件提示来驱动。在这两组一致性流程中，硬件维持完整的高速缓存一致性。如图21中大致所示，一种实现应用于包括GPU2010和具有处理器核和I/O电路2103的一个或多个计算机处理器芯片的计算机系统，其中GPU2010经由多协议链路2110耦合至处理器。在一种实现中，多协议链路2110是动态复用的链路，该链路支持多种不同的协议，包括但不限于芯片上系统结构(IOSF)协议和/或PCI高速(PCIe)协议(即用于支持生产者/消费者业务量、设备发现和配置、以及中断)、诸如管芯上接口(IDI)之类的代理一致性协议、以及诸如系统存储器接口协议3(例如SMI3+)之类的存储器访问协议。然而，应当注意，本发明的基本原理不限于任何特定的协议集合。此外，注意根据实现，GPU2010和核/IO2103可被集成在相同的半导体芯片或不同的半导体芯片上。在所示实现中，GPU存储器总线2112将GPU2010耦合至GPU存储器2015，且单独的主机存储器总线2111将核/IO2103耦合至主机存储器2030。如所提及的，GPU存储器2015可包括高带宽存储器(HBM)或堆叠的DRAM(本申请中描述了其一些示例)，且主机存储器2030可包括诸如双数据率同步动态随机存取存储器(例如DDR3SDRAM、DDR4SDRAM等等)之类的DRAM。然而，本发明的基本原理不限于任何特定类型的存储器或存储器协议。在一种实现中，GPU2010和运行在处理器芯片2103内的处理核上的“主机”软件使用不同的两组协议流程(称为“主机偏置”流程和“GPU偏置”流程)来访问GPU存储器2015。如下文所描述，一种实现支持用于调制和/或选择用于特定存储器访问的协议流程的多个选项。一致性偏置流程在GPU2010与多个处理器芯片2103中的一个之间的多协议链路2110上部分地在两个协议层上实现：IDI协议层和SMI3协议层。在一种实现中，一致性偏置流程通过以下方式而启用：(a)以新的方式在IDI协议中使用现有的操作码，(b)向现有的SMI3标准添加新的操作码，以及(c)向多协议链路2010(仅包括IDI和IOSF的诸如R链路之类的现有链路)增加对于SMI3协议的支持。注意，多协议链路不限于仅支持IDI和SMI3；在一种实现中，仅是要求支持至少那些协议。如本申请中使用，图21中所示的“主机偏置”流程是将对GPU存储器2015的所有请求，包括来自GPU自身的请求，集中通过GPU2010所附接的处理器芯片2103中的标准一致性控制器2109的一组流程。这导致GPU2010采用迂回路径来访问其自身的存储器，但允许使用处理器的标准一致性控制器2109使来自GPU2010和处理器核/IO2103二者的访问被维持一致。在一种实现中，该流程使用标准IDI操作码、经由多协议链路、以与处理器核2109向一致性控制器2109发布请求相同或相似的方式向处理器的一致性控制器2109发布请求。例如，处理器芯片的一致性控制器2109可代表GPU向所有对等处理器核芯片(例如2103)和内部处理器代理2021发布作为来自GPU2010的请求的结果的UPI和IDI一致性消息(例如监听)，恰如它们对来自处理器核2103的请求一样处理。以此方式，在由GPU2010和处理器核/IO2103访问的数据之间维持一致性。在一种实现中，一致性控制器2109还经由多协议链路2110有条件地向GPU的存储器控制器2106发布存储器访问消息。这些消息类似于一致性控制器2109发送至其处理器管芯原生的存储器控制器的消息，并且包括允许数据被直接返回至GPU2010内部的代理的新的操作码(而不是强迫数据被返回给多协议链路2110的处理器的一致性控制器2109)，然后作为IDI响应经由多协议链路2110被返回给GPU2010。在图21中所示的“主机偏置”模式的一种实现中，来自处理器核2103的以GPU附接的存储器2015为目标的所有请求被直接发送给处理器一致性控制器2109，恰如它们以普通的主机存储器2030为目标一样。一致性控制器2109可应用其标准高速缓存一致性算法并发送其标准高速缓存一致性消息，恰如它们对于来自GPU2010的访问那样处理，并且恰如它们对于对普通的主机存储器2030的访问那样处理。对于这类请求，一致性控制器2109还可经由多协议链路2110有条件地发送SMI3命令，不过在该情况下，该SMI3流程跨多协议链路2110返回数据。图22中所示的“GPU偏置”流程是允许GPU2010访问其原生附接的存储器2015、而不咨询主机存储器的高速缓存一致性控制器2030的流程。更具体地，这些流程允许GPU2010经由存储器控制器2106访问其原生附接的存储器、而不经由多协议链路2110发送请求。在“GPU偏置”模式下，来自处理器核/IO2103的请求可依照以上对于“主机偏置”的描述而被发布，但是，如同它们是作为“不高速缓存”的请求被发布那样地去完成它们。采用这种“不高速缓存”的约定，从而使得服从于GPU偏置流程的数据永远不会被高速缓存在处理器的高速缓存层次结构(例如2011)中。正是这一事实允许了GPU2010去访问其存储器2015中的GPU偏置的数据，而不去咨询处理器上的高速缓存一致性控制器2109。在一种实现中，对于“不高速缓存”的处理器核2103访问流程的支持是利用在处理器总线(例如在一些实施例中，IDI总线)上的全局观察到的一次使用(“GO-UO”)响应来实现的。该响应将一段数据返回给处理器核2103，并指令处理器仅使用该数据的值一次。这防止了对于该数据的高速缓存，并满足了“不高速缓存”流程的需求。在具有不支持GO-UO响应的核的系统中，可使用在多协议链路2110的存储器协议层(例如SMI3层)上和在处理器核的2103总线上的多消息响应序列来实现“不高速缓存”流程。具体地，当发现处理器核以GPU2010处的“GPU偏置”页为目标时，GPU建立一些状态以阻止来自GPU的对目标高速缓存行的未来请求，并在多协议链路2110上发送特殊的“GPU偏置命中”响应(例如SMI3消息)。响应于该消息，处理器的高速缓存一致性控制器2109向作出请求的处理器核2103返回数据，并使监听无效消息紧随着数据返回。当处理器核2103确收该监听无效为完成时，高速缓存一致性控制器2109在多协议链路2110的SMI3层上将另一特殊的“GPU偏置阻止完成”消息(例如，在一个实施例中，另一SMI3消息)发回给GPU2010。该完成消息导致GPU2010清除上述的阻止状态。如上所提及，GPU与主机偏置流程之间的选择可由诸如GPU存储器2015中的SLOT表2307之类的偏置跟踪数据结构来驱动。该SLOT表2307可以是包含每个GPU附接的存储器页1或2个位的超级行粒度的结构(即以存储器页、1/n存储器页、一些高速缓存行倍数等等的粒度来控制)。SLOT表2307、2331可在GPU附接的存储器2015的偷取(stolen)的存储器范围中和/或在主机存储器2103中实现(如相对于图21所描述)。GPU中的偏置高速缓存2303(例如用于高速缓存SLOT表2307的频繁/最近使用的条目)。替代地，可在GPU2010内维持整个SLOT表2307。在一种实现中，在对GPU存储器2015的实际访问之前，访问与对于GPU附接的存储器2015的每个访问相关联的SLOT表条目，导致以下操作：·在GPU偏置中发现其超级行的来自GPU2010的原生请求被直接转发给GPU存储器2015。·在主机偏置中发现其超级行的来自GPU2010的原生请求经由多协议链路2110被转发给处理器2103(例如在一个实施例中，作为IDI请求)。·在GPU偏置中发现其超级行的来自处理器2103的请求(例如SMI3请求)使用上述的“不高速缓存”流程来完成该请求。·在主机偏置中发现其超级行的来自处理器2103的SMI3请求像普通存储器读取那样完成该请求。可通过基于软件的机制、或通过硬件辅助的基于软件的机制、或对于有限的情况的集合而言通过基于纯硬件的机制来改变超级行的偏置状态。一种用于改变偏置状态的机制采用API调用(例如OpenCL)，其调用GPU的设备驱动程序，该设备驱动程序进而向GPU2010发送消息(或将命令描述符编入队列)以指导其改变偏置状态、并针对一些转换在主机2103中执行高速缓存转储清除操作。高速缓存转储清除操作对于从主机偏置到GPU偏置的转换是必需的，但对于相反转换不是必需的。在一些情况下，软件很难确定何时采用偏置转换API调用、并且标识出需要偏置转换的超级行。在这些情况下，GPU可实现偏置转换“提示”机制，其中GPU检测偏置转换的需要并向其驱动程序发送指示该需要的消息。该提示机制可以像响应于SLOT表2331、2307查找的机制那样简单，此种机制在GPU访问主机偏置的超级行或主机访问GPU偏置的超级行时触发、并经由中断向GPU的驱动程序发送信号以通知该事件。注意，一些实现可能要求第二偏置状态位来启用偏置转换状态值。这允许系统在超级行处于偏置改变的过程中的同时(即，当高速缓存部分地被转储清除、并且由于后续请求引起的Δ高速缓存污染必须被抑制时)继续访问那些超级行。图24中示出了根据一个实施例的示例性过程。该过程可在本申请中描述的系统和处理器架构上实现，但不限于任何特定的系统或处理器架构。在2401，将超级行的特定集合置于GPU偏置下。如所提及，这可以通过更新SLOT表中的这些超级行的条目以指示这些超级行处于GPU偏置下来完成(例如，通过设置与每个超级行相关联的位)。在一种实现中，一旦设置成GPU偏置，将保证这些超级行不会被高速缓存在主机高速缓存存储器中。在2402，从GPU存储器分配超级行(例如软件通过发起驱动程序/API调用来分配超级行)。在2403，将操作数推送至来自处理器核的经分配的超级行。在一种实现中，这可通过软件使用API调用来将操作数超级行翻转成主机偏置来实现(例如经由OpenCLAPI调用)。不需要数据副本或高速缓存转储清除，并且操作数数据可在该阶段在主机高速缓存层次结构中的一些仲裁位置终结。在2404，GPU使用操作数来产生结果。例如，它可直接从其原生存储器(例如以上讨论的2015)执行命令并处理数据。在一种实现中，软件使用OpenClAPI以将操作数超级行翻转回GPU偏置(例如更新偏置表)。作为API调用的结果，命令/工作描述符被提交给GPU(例如经由在专用命令队列上共享)。工作描述符/命令可指令GPU转储清除来自主机高速缓存的操作数超级行，导致高速缓存转储清除(例如使用IDI协议上的CLFLUSH来执行)。在一种实现中，GPU在无主机相关的一致性开销情况下执行，并将数据转储到结果超级行。在2405，从分配的超级行拉取结果。例如，在一种实现中，软件进行一个或多个API调用(例如经由OpenCLAPI)以将结果超级行翻转成主机偏置。该动作可导致一些偏置状态被改变，但不会导致任何一致性或高速缓存转储清除动作。主机处理器核然后可按需访问、高速缓存并共享结果数据。最终，在2406，释放分配的超级行(例如经由软件)。上述实施例的一个或多个尤其适用于服务器实现。还可构想两种不同的客户端侧实现，包括对称的实现和不对称的实现。在对称实现中，对于对整个系统存储器空间的CPU和GPU访问二者执行SLOT检查。图25示出了一种特定实现，其中在系统存储器2550中维持SLOT表2551，并响应于来自核2501-2504和GPU2510的访问检查该SLOT表。在该实现中，维持SLOT高速缓存的多个层，包括核监听过滤器2520内的slot高速缓存2521、GPU2510内的SLOT高速缓存2512、以及可存储用于核2501-2504和GPU2510二者的条目的低级SLOT高速缓存2540。在一个实施例中，可包括低级SLOT高速缓存2540以作为LLC2530架构的部分。可向IO设备2525提供对低级SLOT高速缓存2540的访问，以参与本申请中描述的偏置机制。在一个实施例中，还可使用存储器高速缓存2545(例如，诸如位于主系统存储器2550前面的HBM或高速DRAM存储器，该主系统存储器可利用相对更低速和更低成本的存储器技术)。不对称实现的一个实施例可利用分区的存储器。图26示出示例性的分区的存储器2655，其包括GPU一致的分区2651和系统存储器分区2650。该实施例的一个目标是简化非核所需的改变。分区2650-2651可被暴露给OS，以作为非同一存储器访问(NUMA)存储器。在一个实施例中，驱动程序在驱动程序负荷下分配整个“GPU一致的”分区2651。应用需要驱动程序管理的对GPU一致的存储器2651的分配。在一种实现中，仅对“GPU一致的”分区2651应用SLOT。可使用SLOT高速缓存2512来跟踪所有权。偏置设定不在意对该分区的CPU和I/O访问。对于“GPU一致的”空间的所有CPU末级高速缓存(LLC)2610未命中将需要经由系统代理2630来监听。该实现允许以LLC将图形数据高速缓存为“非一致的”。在一种实现中，对于针对“GPU一致的”分区的核监听的图形响应如下。GPU2510在偏置表中查找该超级行，首先在SLOT高速缓存2512中、然后在存储器2655中存储的主SLOT表2652中进行查找。如果GPU拥有该超级行，则它可自由地访问该超级行而不需与CPU的协作。如果该超级行并非为GPU所拥有，则将监听响应正常发送给CPU监听过滤器2610。如果该超级行在SLOT2652中被标记为“GPU偏置”，则对超级行的单个核监听可自动触发该超级行的GPU偏置的“释放”。在一个实施例中，该超级行首先被标记为“在向CPU偏置转换中”。然后来自GPU的对该超级行的新的一致性请求被阻止。GPU可向CPU发送监听响应，并转储清除该超级行中的所有高速缓存行，然后从SLOT表中去除该超级行条目。然后可解除对该超级行的新请求的阻止，然后可在必要时开始转换回GPU偏置。可实现对于应用/驱动程序的钩(hook)，以请求对超级行的“获得”或“释放”(例如软件预取)。这些可被视为提示，并且可以不完全依赖于该接口。在一些实施例中，图形处理单元(GPU)通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU(GPGPU)功能。GPU可以通过总线或另外的互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU使用专用电路系统/逻辑来有效地处理这些命令/指令。在以下描述中，阐述了大量的具体细节以提供更加透彻的解释。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一个或多个的情况下实践本文所述的实施例将是明显的。在其他情况下，未对公知特征进行描述以避免模糊本发明实施例的细节。系统概述图27是展示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统2700的框图。计算系统2700包括处理子系统2701，所述处理子系统具有一个或多个处理器2702和系统存储器2704，所述一个或多个处理器和所述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢2705。存储器中枢2705可以是芯片组部件内的单独的部件，也可以集成在一个或多个处理器2702内。存储器中枢2705经由通信链路2706与I/O子系统2711耦合。I/O子系统2711包括I/O中枢2707，所述I/O中枢可以使得计算系统2700能够从一个或多个输入装置2708接收输入。另外，I/O中枢2707可以使得显示控制器(所述显示控制器可以被包括在一个或多个处理器2702中)能够向一个或多个显示装置2710A提供输出。在一个实施例中，与I/O中枢2707耦合的一个或多个显示装置2710A可以包括原生显示装置、内部显示装置或嵌入式显示装置。在一个实施例中，处理子系统2701包括一个或多个并行处理器2712，所述一个或多个并行处理器经由总线或其他通信链路2713耦合至存储器中枢2705。通信链路2713可以是任意数量的基于标准的通信链路技术或协议(诸如但不限于PCIExpress)中的一个，也可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器2712形成以计算为中心的并行或向量处理系统，所述系统包括大量处理核和/或处理集群诸如集成众核(MIC)处理器。在一个实施例中，一个或多个并行处理器2712形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢2707耦合的一个或多个显示装置2710A中的一个输出像素。一个或多个并行处理器2712还可以包括显示控制器和显示接口(未示出)以实现到一个或多个显示装置2710B的直接连接。在I/O子系统2711内，系统存储单元2714可以连接至I/O中枢2707来为计算系统2700提供存储机制。I/O开关2716可以用于提供接口机制以实现I/O中枢2707和可以集成到平台中的其他部件诸如网络适配器2718和/或无线网络适配器2719以及可以经由一个或多个插入式装置2720添加的各种其他装置之间的连接。网络适配器2718可以是以太网适配器或另一种有线网络适配器。无线网络适配器2719可以包括Wi-Fi、蓝牙、近场通信(NFC)或包括一个或多个无线无线电部件的其他网络装置中的一个或多个。计算系统2700可以包括未显式地示出的其他部件，这些部件包括USB或其他端口连接件、光存储驱动程序、视频捕获装置等，也可以连接至I/O中枢2707。图27中将各种部件互连的通信路径可以使用任何合适的协议诸如基于PCI(外围部件互连)的协议(例如，PCI-Express)，或(多个)任何其他总线或点对点通信接口和/或协议诸如NV-Link高速互连或本领域中已知的互连协议来实现。在一个实施例中，一个或多个并行处理器2712并入有为进行图形和视频处理而优化的电路系统，包括例如视频输出电路系统，并且所述电路系统构成图形处理单元(GPU)。在另一个实施例中，一个或多个并行处理器2712并入有为进行通用处理而优化的电路系统，同时保留了本文更详细描述的基础计算架构。在又一个实施例中，计算系统2700的各部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器2712、存储器中枢2705、(多个)处理器2702和I/O中枢2707可以集成到芯片上系统(SoC)集成电路中。可替代地，计算系统2700的各部件可以集成到单个封装中以形成封装中系统(SIP)配置。在其他实施例中，计算系统2700的各部件的至少一部分可以集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连成模块化计算系统。应当理解，本文所示的计算系统2700是例示性的并且变型和修改是可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、(多个)处理器2702的数量和(多个)并行处理器2712的数量。例如，在一些实施例中，系统存储器2704直接而不是通过桥连接至(多个)处理器2702，而其他装置经由存储器中枢2705和(多个)处理器2702与系统存储器2704进行通信。在其他替代性拓扑中，(多个)并行处理器2712连接至I/O中枢2707或直接连接至一个或多个处理器2702中的一个，而不是连接至存储器中枢2705。在其他实施例中，I/O中枢2707和存储器中枢2705可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的(多个)处理器2702的两个或更多个组，这两个或更多个组可以与(多个)并行处理器2712的两个或更多个实例耦合。本文示出的一些特定部件是可选的并且可能不被包括在计算系统2700的所有实施方式中。例如，可以支持任意数量的插入式卡或外围装置，或者可以省去一些部件。此外，一些架构可以使用不同的术语来描述与图27所示类似的部件。例如，在一些架构中，存储器中枢2705可以被称为北桥，而I/O中枢2707可以被称为南桥。图28A展示了根据实施例的并行处理器2800。并行处理器2800的各种部件可以使用诸如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)的一个或多个集成电路装置来实现。根据实施例，所展示的并行处理器2800是图27所示的一个或多个并行处理器2712的变体。在一个实施例中，并行处理器2800包括并行处理单元2802。所述并行处理单元包括I/O单元2804，所述I/O单元实现与其他装置包括并行处理单元2802的其他实例的通信。I/O单元2804可以直接连接至其他装置。在一个实施例中，I/O单元2804经由诸如存储器中枢2705的中枢或开关接口的使用来与其他装置连接。存储器中枢2705与I/O单元2804之间的连接形成通信链路2713。在并行处理单元2802内，I/O单元2804与主机接口2806和存储器交叉开关2816连接，其中，主机接口2806接收涉及执行处理操作的命令，并且存储器交叉开关2816接收涉及执行存储器操作的命令。当主机接口2806经由I/O单元2804接收命令缓冲器时，主机接口2806可以将用于执行这些命令的工作操作引导到前端2808。在一个实施例中，前端2808与调度器2810耦合，所述调度器被配置成向处理集群阵列2812分发命令或其他工作项目。在一个实施例中，调度器2810确保在向处理集群阵列2812的处理集群分发任务之前，处理集群阵列2812被正确地配置并且处于有效状态。在一个实施例中，调度器2810经由在微控制器上执行的固件逻辑来实现。微控制器实现的调度器2810可被配置成以粗细粒度执行复杂的调度和工作分配操作，从而实现在处理阵列2812上执行的线程的快速抢占和上下文切换。在一个实施例中，主机软件可以经由多个图形处理门铃中的一个来证明工作负荷以用于在处理阵列2812上进行调度。所述工作量然后可以由调度器微控制器内的调度器2810逻辑自动分发在处理阵列2812中。处理集群阵列2812可以包括多达“N”个处理集群(例如，集群2814A，集群2814B，一直到集群2814N)。处理集群阵列2812的每个集群2814A至2814N均可执行大量并发线程。调度器2810可以使用各种调度和/或工作分发算法来向处理集群阵列2812的集群2814A至2814N分配工作，这些算法可以依据每种类型的程序或计算引起的工作负荷而变化。调度可以由调度器2810动态地处置，或者可以在编译被配置成由处理集群阵列2812执行的程序逻辑的过程中由编译器逻辑部分地协助。在一个实施例中，处理集群阵列2812的不同集群2814A至2814N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。处理集群阵列2812可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列2812被配置成执行通用并行计算操作。例如，处理集群阵列2812可以包括用于执行处理任务包括视频和/或音频数据的过滤、执行建模操作包括物理操作、以及执行数据变换的逻辑。在一个实施例中，处理集群阵列2812被配置成执行并行图形处理操作。在其中并行处理器2800被配置成执行图形处理操作的实施例中，处理集群阵列2812可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及镶嵌逻辑和其他顶点处理逻辑。另外，处理集群阵列2812可以被配置成执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、镶嵌着色器、几何着色器和像素着色器。并行处理单元2802可以经由I/O单元2804从系统存储器传送数据以进行处理。在处理期间，可以在处理期间将经传送的数据存储到片上存储器(例如，并行处理器存储器2822)，然后写回到系统存储器。在一个实施例中，当并行处理单元2802用于执行图形处理时，调度器2810可以被配置成将处理工作负荷分成大致相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列2812的多个集群2814A至2814N。在一些实施例中，处理集群阵列2812的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行镶嵌和几何着色，第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生渲染的图像进行显示。由集群2814A至2814N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群2814A至2814N之间传输以用于进一步处理。在操作期间，处理集群阵列2812可以接收将经由调度器2810执行的处理任务，所述调度器从前端2808接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据例如表面(补片)数据、图元数据、顶点数据和/或像素数据以及定义如何处理数据的状态参数和命令(例如，要执行哪个程序)的索引。调度器2810可以被配置成获取对应于任务的索引或者可以从前端2808接收索引。前端2808可以被配置成确保处理集群阵列2812在由传入命令缓冲器(例如，批处理缓冲器、入栈缓冲器等)指定的工作负荷被发起之前被配置成有效状态。并行处理单元2802的一个或多个实例中的每一个均可与并行处理器存储器2822耦合。并行处理器存储器2822可以经由存储器交叉开关2816来访问，所述存储器交叉开关可以从处理集群阵列2812以及I/O单元2804接收存储器请求。存储器交叉开关2816可以经由存储器接口2818访问并行处理器存储器2822。存储器接口2818可以包括多个分区单元(例如，分区单元2820A，分区单元2820B，一直到分区单元2820N)，这些分区单元可以各自耦合至并行处理器存储器2822的一部分(例如，存储器单元)。在一个实施方式中，分区单元2820A至2820N的数量被配置成等于存储器单元的数量，使得第一分区单元2820A具有对应的第一存储器单元2824A，第二分区单元2820B具有对应的存储器单元2824B，以及第N分区单元2820N具有对应的第N存储器单元2824N。在其他实施例中，分区单元2820A至2820N的数量可能不等于存储器装置的数量。在各种实施例中，存储器单元2824A至2824N可以包括各种类型的存储器装置，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器单元2824A至2824N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器(HBM)。本领域技术人员将会理解，存储器单元2824A至2824N的具体实施方式可以变化，并且可以由各种常规设计之一进行选择。诸如帧缓冲器或纹理映射的渲染目标可存储在存储器单元2824A至2824N上，从而允许分区单元2820A至2820N并行地写入每个渲染目标的各部分，以高效地使用并行处理器存储器2822的可用带宽。在一些实施例中，为了支持利用系统存储器连同原生高速缓存存储器的统一存储器设计，可以将并行处理器存储器2822的原生实例排除在外。在一个实施例中，处理集群阵列2812的集群2814A至2814N中的任一个可以处理将写入并行处理器存储器2822内的存储器单元2824A至2824N中的任一个的数据。存储器交叉开关2816可以被配置成将每个集群2814A至2814N的输出传送到任何分区单元2820A至2820N或另一个集群2814A至2814N，这可以对所述输出执行附加处理操作。每个集群2814A至2814N均可通过存储器交叉开关2816与存储器接口2818进行通信以针对各种外部存储器装置进行读取或写入操作。在一个实施例中，存储器交叉开关2816可连接至存储器接口2818以与I/O单元2804通信，并且可连接至并行处理器存储器2822的原生实例，从而使得不同处理集群2814A至2814N内的处理单元能够与系统存储器或对于并行处理单元2802并非原生的其他存储器进行通信。在一个实施例中，存储器交叉开关2816可以使用虚拟信道来分离集群2814A至2814N与分区单元2820A至2820N之间的业务流。虽然并行处理单元2802的单个实例展示为在并行处理器2800内，但并行处理单元2802的任意数量的实例也可以被包括在内。例如，可以在单个插入式卡上提供并行处理单元2802的多个实例，或者可以使多个插入式卡互连。即使不同实例具有不同的处理核数量、不同的原生并行处理器存储量和/或其他配置差异，并行处理单元2802的不同实例也可以被配置成交互操作。例如，以及在一个实施例中，并行处理单元2802的一些实例可以包括相对于其他实例的较高精度的浮点单元。并入有并行处理单元2802或并行处理器2800的一个或多个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。图28B是根据实施例的分区系统2820的框图。在一个实施例中，分区系统2820是图28A的分区单元2820A至2820N中的一个的实例。如图所示，分区单元2820包括L2高速缓存2821、帧缓冲器接口2825和ROP2826(光栅操作单元)。L2高速缓存2821是被配置成执行从存储器交叉开关2816和ROP2826所接收的加载和存储操作的读取/写入高速缓存。由L2高速缓存2821向帧缓冲器接口2825输出读取未命中和紧急回写请求以进行处理。也可以经由帧缓冲器接口2825向帧缓冲器发送更新以用于处理。在一个实施例中，帧缓冲器接口2825与并行处理器存储器中的存储器单元中的一个诸如图28的存储器单元2824A至2824N(例如，在并行处理器存储器2822内)交互。在图形应用中，ROP2826是执行诸如模板印刷、z测试、混合等光栅操作的处理单元。ROP2826随后输出图形存储器中存储的经处理图形数据。在一些实施例中，ROP2826包括压缩逻辑，所述压缩逻辑用于压缩写入存储器的深度或颜色数据，并对从存储器所读取的深度或颜色数据解压缩。所述压缩逻辑可以是使用多种压缩算法中的一种或多种的无损压缩逻辑。由ROP2826执行的压缩类型可以根据待压缩的数据的统计特性而变化。例如，在一个实施例中，在每个图块的基础上对深度和颜色数据执行Δ色彩压缩。在一些实施例中，ROP2826被包括在每个处理集群(例如，图28的集群2814A至2814N)内而不是分区单元2820内。在这个实施例中，通过存储器交叉开关2816而不是像素片段数据来传输对像素数据的读取和写入请求。经处理图形数据可以显示在显示装置诸如图27的一个或多个显示装置2710中的一个上，由(多个)处理器2702路由以用于进一步处理，或者由图28A的并行处理器2800内的处理实体中的一个路由以用于进一步处理。图28C是根据实施例的并行处理单元内的处理集群2814的框图。在一个实施例中，处理集群是图28的处理集群2814A至2814N中的一个的实例。处理集群2814可以被配置成并行地执行多个线程，其中，术语“线程”是指在特定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据(SIMD)指令发布技术来支持大量线程的并行执行，而无需提供多个独立的指令单元。在其他实施例中，使用单指令多线程(SIMT)技术来使用被配置成向处理集群的每一个内的一组处理引擎发出指令的公共指令单元来支持大量大致同步线程的并行执行。与所有处理引擎通常执行相同指令的SIMD执行机制不同，SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执行路径。本领域技术人员将会理解，SIMD处理机制表示SIMT处理机制的功能子集。处理集群2814的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器2832来控制。流水线管理器2832从图28的调度器2810接收指令并且经由图形多处理器2834和/或纹理单元2836来管理那些指令的执行。所展示的图形多处理器2834是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群2814内。图形多处理器2834的一个或多个实例可以被包括在处理集群2814内。图形多处理器2834可以处理数据，并且数据交叉开关2840可以用于将经处理数据分配到包括其他着色单元的多个可能目的地中的一个。流水线管理器2832可以通过为将经由数据交叉开关2840分发的数据指定目的地来促进经处理数据的分发。处理集群2814内的每个图形多处理器2834均可包括相同的功能执行逻辑组(例如，算术逻辑单元、加载存储单元等)。功能执行逻辑可以通过流水线方式进行配置，其中，可以在完成先前的指令之前发出新的指令。功能执行逻辑支持各种运算，包括整数和浮点算数、比较运算、布尔运算、位移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任意组合。传输到处理集群2814的指令构成线程。在一组并行处理引擎上执行的一组线程是线程组。线程组在不同的输入数据上执行相同的程序。线程组内的每个线程均可被分配到图形多处理器2834内的不同处理引擎。线程组可以包括比图形多处理器2834内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个处理引擎可能在处理所述线程组的周期期间空闲。线程组还可以包括比图形多处理器2834内的处理引擎的数量更多的线程。当线程组包括比图形多处理器2834内的处理引擎的数量更多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图形多处理器2834上同时执行多个线程组。在一个实施例中，图形多处理器2834包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器2834可以放弃内部高速缓存而是在处理集群2814内使用高速缓存存储器(例如，L1高速缓存308)。每个图形多处理器2834还可以访问在所有处理集群2814之间共享的分区单元(例如，图28的分区单元2820A至2820N)内的L2高速缓存，并且可以用于在线程之间传送数据。图形多处理器2834还可以访问片外全局存储器，所述片外全局存储器可以包括原生并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元2802外部的任何存储器可以用作全局存储器。其中处理集群2814包括图形多处理器2834的多个实例的实施例可以共享可以在L1高速缓存308中存储的公共指令和数据。每个处理集群2814均可包括被配置成将虚拟地址映射到物理地址的MMU2845(存储器管理单元)。在其他实施例中，MMU2845中的一个或多个实例可以驻留在图28的存储器接口2818内。MMU2845包括用于将虚拟地址映射到图块的物理地址(更多地提及分块)和可选地高速缓存行索引的一组页表条目(PTE)。MMU2845可以包括可以驻留在图形多处理器2834或L1高速缓存或处理集群2814内的地址转换后备缓冲器(TLB)或高速缓存。对物理地址进行处理以分发表面数据访问局部性以实现分区单元之间的高效请求交错。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。在图形和计算应用中，处理集群2814可以被配置成使得每个图形多处理器2834均耦合至纹理单元2836以执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存(未示出)或者在一些实施例中从图形多处理器2834内的L1高速缓存读取，并且是根据需要从L2高速缓存、原生并行处理器存储器或系统存储器获取。每个图形多处理器2834向数据交叉开关2840输出经处理任务以向另一个处理集群2814提供经处理任务以用于进一步处理或经由存储器交叉开关2816在L2高速缓存、原生并行处理器存储器或系统存储器中存储经处理任务。preROP2842(预先光栅操作单元)被配置成从图形多处理器2834接收数据，将数据引导到ROP单元，这些ROP单元可以如本文所述的那样用分区单元(例如，图28的分区单元2820A至2820N)定位。preROP2842单元可以对颜色混合进行优化、组织像素颜色数据并执行地址转换。应当理解，本文所述的核架构是例示性的并且变型和修改是可能的。例如图形多处理器2834、纹理单元2836、preROP2842等任意数量的处理单元可以被包括在处理集群2814内。此外，虽然仅示出一个处理集群2814，但如本文所述的并行处理单元可以包括处理集群2814的任意数量的实例。在一个实施例中，每个处理集群2814均可被配置成使用单独的和不同的处理单元、L1高速缓存等来独立于其他处理集群2814而操作。图28D示出了根据一个实施例的图形多处理器2834。在这样的实施例中，图形多处理器2834与处理集群2814的流水线管理器2832耦合。图形多处理器2834具有执行流水线，所述执行流水线包括但不限于指令高速缓存2852、指令单元2854、地址映射单元2856、寄存器堆2858、一个或多个通用图形处理单元(GPGPU)核2862和一个或多个加载/存储单元2866。GPGPU核2862和加载/存储单元2866经由存储器和高速缓存互连2868与高速缓存存储器2872和共享存储器2870耦合。在一个实施例中，指令高速缓存2852从流水线管理器2832接收要执行的指令流。将这些指令高速缓存在指令高速缓存2852中并分派用于由指令单元2854执行。指令单元2854可以将指令作为线程组(例如，经线)进行分派，线程组的每个线程均被分配到GPGPU核2862内的不同执行单元。指令可以通过在统一地址空间内指定地址来访问原生、共享或全局地址空间中的任一个。地址映射单元2856可以用于将统一地址空间中的地址转换为可由加载/存储单元2866访问的不同存储器地址。寄存器堆2858为图形多处理器2834的功能单元提供一组寄存器。寄存器堆2858为连接至图形多处理器2834的功能单元(例如，GPGPU核2862、加载/存储单元2866)的数据路径的操作数提供临时存储。在一个实施例中，寄存器堆2858在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄存器文件2858的专用部分。在一个实施例中，寄存器堆2858在正由图形多处理器2834执行的不同经线之间进行划分。GPGPU核2862可以各自包括用于执行图形多处理器2834的指令的浮点单元(FPU)和/或整数算数逻辑单元(ALU)。根据实施例，GPGPU核2862的架构可以类似，也可以不同。例如，以及在一个实施例中，GPGPU核2862的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现IEEE754-2008浮点算数标准或启用可变精度浮点算数。另外，图形多处理器2834还可以包括用于执行诸如复制矩形或像素混合操作的特定功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包含固定或特殊功能逻辑。在一个实施例中，GPGPU核2862包括能够对多组数据执行单个指令的SIMD逻辑。在一个实施例中，GPGPU核2862可以物理地执行SIMD4、SIMD8和SIMD16指令，并且逻辑地执行SIMD1、SIMD2和SIMD32指令。用于GPGPU核的SIMD指令可以在编译时由着色器编译器生成，或者在执行为单个程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。为SIMT执行模型配置的程序的多个线程可以经由单个SIMD指令执行。例如并且在一个实施例中，执行相同或相似操作的八个SIMT线程可以经由单个SIMD8逻辑单元并行执行。存储器和高速缓存互连2868是互连网络，所述互连网络将图形多处理器2834的功能单元中的每一个连接至寄存器堆2858和共享存储器2870。在一个实施例中，存储器和高速缓存互连2868是允许加载/存储单元2866在共享存储器2870与寄存器堆2858之间实现加载和存储操作的交叉开关互连。寄存器堆2858可以以与GPGPU核2862相同的频率操作，因此GPGPU核2862与寄存器堆2858之间的数据传送具有非常短的等待时间。共享存储器2870可以用于实现在图形多处理器2834内的功能单元上执行的线程之间的通信。例如，高速缓存存储器2872可以用作数据高速缓存，以高速缓存在功能单元与纹理单元2836之间通信的纹理数据。共享存储器2870也可以用作经高速缓存的受管理的程序。除了在高速缓存存储器2872内存储的经自动高速缓存的数据之外，在GPGPU核2862上执行的线程还可以在共享存储器内以编程方式存储数据。图29A至图29B展示了根据实施例的附加图形多处理器。所展示的图形多处理器2925、2950是图28C的图形多处理器2834的变体。所展示的图形多处理器2925、2950可以被配置成能够同时执行大量执行线程的流式多处理器(SM)。图29A展示了根据附加实施例的图形多处理器2925。图形多处理器2925包括相对于图28D的图形多处理器2834的执行资源单元的多个附加实例。例如，图形多处理器2925可以包括指令单元2932A至2932B、寄存器堆2934A至2934B和(多个)纹理单元2944A至2944B的多个实例。图形多处理器2925还包括多组图形或计算执行单元(例如，GPGPU核2936A至2936B、GPGPU核2937A至2937B、GPGPU核2938A至2938B)和多组加载/存储单元2940A至2940B。在一个实施例中，执行资源单元具有公共指令高速缓存2930、纹理和/或数据高速缓存存储器2942和共享存储器2946。各种部件可以经由互连结构2927进行通信。在一个实施例中，互连结构2927包括一个或多个交叉开关，所述一个或多个交叉开关用于实现图形多处理器2925的各种部件之间的通信。在一个实施例中，互连结构2927是独立的高速网络结构层，图形多处理器2925的每个部件都堆叠在所述分离的高速网络结构层上。图形多处理器2925的部件经由互连结构2927与远程部件通信。例如，GPGPU核2936A至2936B、2937A至2937B和2978A至2938B均可以经由互连结构2927与共享存储器2946通信。互连结构2927可以对图形多处理器2925内的通信进行仲裁以确保部件之间的公平带宽分配。图29B展示了根据附加实施例的图形多处理器2950。如图28D和图29A所示，图形处理器包括多组执行资源2956A至2956D，其中，每组执行资源均包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源2956A至2956D可以与(多个)纹理单元2960A至2960D一起工作以进行纹理操作，同时共享指令高速缓存2954和共享存储器2962。在一个实施例中，执行资源2956A至2956D可以共享指令高速缓存2954和共享存储器2962以及纹理和/或数据高速缓存存储器2958A至2958B的多个实例。各种部件可以经由与图29A的互连结构2927类似的互连结构2952进行通信。本领域的技术人员将理解，图27、图28A至图28D和图29A至图29B中所述的架构是描述性的，而不限制本发明的实施例的范围。因此，本文所述的技术可以在任何适当配置的处理单元上实现，包括但不限于：一个或多个移动应用处理器；一个或多个台式计算机或服务器中央处理单元(CPU)，包括多核CPU；一个或多个并行处理单元诸如图28的并行处理单元2802；以及一个或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU(GPGPU)功能。GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU使用专用电路系统/逻辑来高效地处理这些命令/指令。用于GPU到主机处理器互连的技术图30A展示了其中多个GPU3010至3013通过高速链路3040至3043(例如，总线、点对点互连等)通信地耦合至多个多核处理器3005至3006的示例性架构。在一个实施例中，高速链路3040至3043支持4Gb/s、30Gb/s、80GB/s或更高的通信吞吐量，这取决于实施方式。可以使用各种互连协议，包括但不限于PCIe4.0或5.0和NVLink2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。此外，在一个实施例中，GPU3010至3013中的两个或更多个通过高速链路3044至3045互连，这可以使用与用于高速链路3040至3043的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器3005至3006中的两个或更多个可以通过高速链路3033连接，所述高速链路可以是以20Gb/s、30Gb/s、120GB/s或更高的速度运行的对称多处理器(SMP)总线。可替代地，图30A中所示的各种系统部件之间的所有通信均可使用相同的协议/链路(例如，通过公共互连结构)来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。在一个实施例中，每个多核处理器3005至3006分别经由存储器互连3030至3031通信地耦合至处理器存储器3001至3002，并且每个GPU3010至3013分别通过GPU存储器互连3050至3053通信地耦合至GPU存储器3020至3023。存储器互连3030至3031和3050至3053可以利用相同或不同的存储器访问技术。以示例而不是限制的方式，处理器存储器3001至3002和GPU存储器3020至3023可以是诸如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDRSDRAM(GDDR)(例如，GDDR5、GDDR6)或高带宽存储器(HBM)的易失性存储器，和/或可以是诸如3DXPoint或Nano-Ram的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以是非易失性存储器(例如，使用两级存储器(2LM)层级结构)。如下所述，尽管各种处理器3005至3006和GPU3010至3013均可分别物理地耦合至特定存储器3001至3002、3020至3023，但可以实现统一存储器架构，其中，相同的虚拟系统地址空间(也称为“有效地址”空间)分发在所有各种物理存储器中。例如，处理器存储器3001至3002可以各自包括64GB的系统存储器地址空间，并且GPU存储器3020至3023可以各自包括32Gb的系统存储器地址空间(导致在所述示例中产生总共256GB的可寻址存储空间)。图30B展示了根据一个实施例的多核处理器3007与图形加速模块3046之间的互连的附加细节。图形加速模块3046可以包括集成在经由高速链路3040耦合至处理器3007的线卡上的一个或多个GPU芯片。可替代地，图形加速模块3046可以与处理器3007一样集成在相同的封装或芯片上。所展示的处理器3007包括多个核3060A至3060D，这些核各自具有转换后备缓冲器3061A至3061D和一个或多个高速缓存3062A至3062D。这些核可以包括用于执行指令和处理未展示的数据以避免模糊本发明的基本原理的各种其他部件(例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等)。高速缓存3062A至3062D可以包括1级(L1)和2级(L2)高速缓存。此外，一个或多个共享高速缓存3026可以被包括在高速缓存层级结构中并由各组核3060A至3060D共享。例如，处理器3007的一个实施例包括24个核，这些核各自具有自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器3007和图形加速器集成模块3046与系统存储器3041连接，所述系统存储器可以包括处理器存储器3001至3002。通过一致性总线3064经由核间通信来为各种高速缓存3062A至3062D、3056和系统存储器3041中存储的数据和指令保持一致性。例如，每个高速缓存均可具有与其关联的高速缓存一致性逻辑/电路系统，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线3064进行通信。在一个实施方式中，通过一致性总线3064实施方式高速缓存窥探协议以窥探高速缓存访问。本领域技术人员可以很好理解高速缓存窥探/一致性技术，以避免模糊本发明的基本原理，这里不再详细描述。在一个实施例中，代理电路3025将图形加速模块3046通信地耦合至一致性总线3064，从而允许图形加速模块3046作为核的对等体参与缓存一致性协议。具体地讲，接口3035通过高速链路3040(例如，PCIe总线、NVLink等)向代理电路3025提供连接性，并且接口3037将图形加速模块3046连接至链路3040。在一个实施方式中，加速器集成电路3036代表图形加速模块3046的多个图形处理引擎3031、3032、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎3031、3032、N可以各自包括单独的图形处理单元(GPU)。可替代地，图形处理引擎3031、3032、N可以在GPU内包括不同类型的图形处理引擎诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和块图像传输引擎。换句话讲，图形加速模块可以是具有多个图形处理引擎3031至3032、N的GPU，或图形处理引擎3031至3032、N可以是集成在公共封装、线卡或芯片上的单独GPU。在一个实施例中，加速器集成电路3036包括存储器管理单元(MMU)3039，所述存储器管理单元用于执行诸如虚拟到物理存储器转换(也称为有效到实际存储器转换)的各种存储器管理功能和用于访问系统存储器3041的存储器访问协议。MMU3039还可以包括用于高速缓存虚拟/有效到物理/实际地址转换的转换后备缓冲器(TLB)(未示出)。在一个实施方式中，高速缓存3038存储用于由图形处理引擎3031至3032、N高效访问的命令和数据。在一个实施例中，使高速缓存3038和图形存储器3033至3034、N中存储的数据与核高速缓存3062A至3062D、3056和系统存储器3011保持一致。如所提及的，这可以经由代理电路3025来完成，所述代理电路代表高速缓存3038和存储器3033至3034、N参与高速缓存一致性机制(例如，向高速缓存3038发送与处理器高速缓存3062A至3062D、3056上的高速缓存行的修改/访问相关的更新并从高速缓存3038接收更新)。一组寄存器3045存储由图形处理引擎3031至3032、N执行的线程的上下文数据，并且上下文管理电路3048管理线程上下文。例如，上下文管理电路3048可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文(例如，其中，第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行)。例如，在上下文切换时，上下文管理电路3048可以将当前寄存器值存储到存储器中的指定区域(例如，由上下文指针标识)。所述上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路3047接收并处理从系统装置所接收的中断。在一个实施方式中，由MMU3039将来自图形处理引擎3031的虚拟/有效地址转换为系统存储器3011中的实际/物理地址。加速器集成电路3036的一个实施例支持多个(例如，4个、8个、16个)图形加速器模块3046和/或其他加速器装置。图形加速器模块3046可以专用于在处理器3007上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟图形执行环境，其中，图形处理引擎3031至3032、N的资源与多个应用或虚拟机(VM)共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用的“分片”。因此，加速器集成电路充当图形加速模块3046的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路3036可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。由于图形处理引擎3031至3032、N的硬件资源显式地映射到由主机处理器3007看到的实际地址空间，因此任何主处理器都可以使用有效地址值来为这些资源直接寻址。在一个实施例中，加速器集成电路3036的一个功能是图形处理引擎3031至3032、N的物理分离，使得所述图形处理引擎作为独立单元出现在系统上。如所提及的，在所展示的实施例中，一个或多个图形存储器3033至3034、M分别耦合至图形处理引擎3031至3032、N中的每一个。图形存储器3033至3034、M存储由图形处理引擎3031至3032、N中的每一者处理的指令和数据。图形存储器3033至3034、M可以是易失性存储器，诸如DRAM(包括堆叠的DRAM)、GDDR存储器(例如，GDDR5、GDDR6)或HBM，和/或可以是诸如3DXPoint或Nano-Ram的非易失性存储器。在一个实施例中，为了减少链路3040上的数据业务量，使用偏置技术来确保图形存储器3033至3034、M中存储的数据是图形处理引擎3031至3032、N最频繁使用，并且核3060A至3060D优选不使用(至少不频繁使用)的数据。类似地，偏置机制试图使核(并且优选地不是图形处理引擎3031至3032、N)所需的数据保持在核和系统存储器3011的高速缓存3062A至3062D、3056内。图30C展示了其中加速器集成电路3036集成在处理器3007内的另一个实施例。在这个实施例中，图形处理引擎3031至3032、N经由接口3037和接口3035来直接通过高速链路3040与加速器集成电路3036进行通信(这也可以利用任何形式的总线或接口协议)。加速器集成电路3036可以执行与关于图30B所描述的操作相同的操作，但考虑到其与一致性总线3062和高速缓存3062A至3062D、3026紧密接近，可能以较高的吞吐量进行操作。一个实施例支持不同的编程模型，包括专用进程编程模型(不具有图形加速模块虚拟化)和共享编程模型(具有虚拟化)。共享编程模型可以包括由加速器集成电路3036控制的编程模型和由图形加速模块3046控制的编程模型。在专用进程模型的一个实施例中，图形处理引擎3031至3032、N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求集中到图形引擎3031至3032、N，从而在VM/分区内提供虚拟化。在专用进程编程模型中，图形处理引擎3031至3032、N可以由多个VM/应用分区共享。共享模型需要系统管理程序，所述系统管理程序用于将图形处理引擎3031至3032、N虚拟化，以允许由每个操作系统进行访问。对于没有管理程序的单分区系统，图形处理引擎3031至3032、N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎3031至3032、N虚拟化以提供对每个进程或应用的访问。对于共享编程模型，图形加速模块3046或单独图形处理引擎3031至3032、N使用进程句柄来选择进程要素。在一个实施例中，进程要素被存储在系统存储器3011中并且可使用本文所述的有效地址到实际地址转换技术来寻址。所述进程句柄可以是在向图形处理引擎3031至3032、N注册其上下文(即，调用系统软件以向进程要素链接表添加进程要素)时向主机进程提供特定于实施方式的值。所述进程句柄的低16位可以是进程要素链接表内的进程要素的偏移量。图30D展示了示例性加速器集成分片3090。如本文所用，“分片”包括加速器集成电路3036的处理资源的指定部分。系统存储器3011内的应用有效地址空间3082存储进程要素3083。在一个实施例中，进程要素3083响应于来自在处理器3007上执行的应用3080的GPU调用3081而被存储。进程要素3083包含相应应用3080的处理状态。进程要素3083中包含的工作描述符(WD)3084可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后一种情况下，WD3084是指向应用地址空间3082中的作业请求队列的指针。图形加速模块3046和/或单独图形处理引擎3031至3032、N可以由系统中的全部或部分进程共享。本发明的实施例包括用于建立处理状态并向图形加速模块3046发送WD3084以在虚拟环境中开始作业的基础结构。在一个实施方式中，专用进程编程模型是特定于实施方式的。在这个模型中，单个进程拥有图形加速模块3046或单独的图形处理引擎3031。由于图形加速模块3046由单个进程拥有，因此管理程序初始化加速器集成电路3036以获得所属分区，并且操作系统在图形加速模块3046被分配时初始化加速器集成电路3036以获取所属进程。在操作中，加速器集成分片3090中的WD获取单元3091获取下一个WD3084，所述WD包括将由图形加速模块3046的图形处理引擎之一进行的工作的指示。如图所示，来自WD3084的数据可以被存储在寄存器3045中并由MMU3039、中断管理电路3047和/或上下文管理电路3046使用。例如，MMU3039的一个实施例包括用于访问OS虚拟地址空间3085内的段/页表3086的段/页查询电路系统。中断管理电路3047可以处理从图形加速模块3046所接收的中断事件3092。当执行图形操作时，由图形处理引擎3031至3032、N生成的有效地址3093由MMU3039转换为实际地址。在一个实施例中，针对每个图形处理引擎3031至3032、N和/或图形加速模块3046复制同一组寄存器3045，并且可以由管理程序或操作系统初始化这一组寄存器。这些复制的寄存器中的每一个均可被包括在加速器集成分片3090中。表1中示出了可以由管理程序初始化的示例性寄存器。表1-管理程序初始化寄存器1分片控制寄存器2实际地址(RA)调度进程区域指针3授权掩码覆盖寄存器4中断向量表条目偏移5中断向量表条目极限6状态寄存器7逻辑分区ID8实际地址(RA)管理程序加速器利用记录指针9存储描述寄存器表2中示出了可以由操作系统初始化的示例性寄存器。表2-操作系统初始化寄存器1进程和线程标识2有效地址(EA)上下文保存/恢复指针3虚拟地址(VA)加速器利用记录指针4虚拟地址(VA)存储段表指针5授权掩码6工作描述符在一个实施例中，每个WD3084特定于特定的图形加速模块3046和/或图形处理引擎3031至3032、N。所述WD包含图形处理引擎3031至3032、N完成其工作所需的所有信息，或者所述WD可以是指向应用已经建立了要完成的工作命令队列的存储器位置的指针。图30E展示了共享模型的一个实施例的附加细节。所述实施例包括其中存储了进程要素列表3099的管理程序实际地址空间3098。管理程序实际地址空间3098可经由管理程序3096来访问，所述管理程序将操作系统3095的图形加速模块引擎虚拟化。共享编程模型允许来自系统中的全部或部分分区的全部或部分进程使用图形加速模块3046。有两种编程模型，其中，图形加速模块3046由多个进程和分区共享：时间分片共享和图形直接共享。在这个模型中，系统管理程序3096拥有图形加速模块3046并且使其功能对所有操作系统3095可用。为了使图形加速模块3046支持系统管理程序3096的虚拟化，图形加速模块3046可以遵循以下要求：1)应用的作业请求必须是自主的(即，不需要维持作业之间的状态)，或者图形加速模块3046必须提供上下文保存和恢复机制。2)图形加速模块3046保证在指定时间量内完成应用作业请求，包括任何转换错误，或者图形加速模块3046提供抢占作业处理的能力。3)当以直接共享编程模型操作时，必须保证进程中图形加速模块3046的公平性。在一个实施例中，对于共享模型，需要应用3080来利用图形加速模块3046类型、工作描述符(WD)、授权掩码寄存器(AMR)值以及上下文保存/恢复区域指针(CSRP)来进行操作系统3095系统调用。图形加速模块3046类型描述了系统调用的目标加速功能。图形加速模块3046类型可以是特定于系统的值。所述WD专门针对图形加速模块3046来格式化，并且可以呈以下形式：图形加速模块3046命令；指向用户定义结构的有效地址指针；指向命令队列的有效地址指针；或用于描述将由图形加速模块3046进行的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路3036和图形加速模块3046的实施方式不支持用户授权掩码覆盖寄存器(UAMOR)，则操作系统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程要素3083之前，管理程序3096可以可选地应用当前授权掩码覆盖寄存器(AMOR)值。在一个实施例中，CSRP是包含应用地址空间3082中供图形加速模块3046保存和恢复上下文状态的区域的有效地址的寄存器3045中的一个。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可选的。所述上下文保存/恢复区域可以是插接的系统存储器。在接收到系统调用时，操作系统3095可以验证应用3080已注册并被授权使用图形加速模块3046。操作系统3095然后利用表3中所示的信息来调用管理程序3096。表3-操作系统对管理程序的调用参数1工作描述符(WD)2授权掩码寄存器(AMR)值(可能已掩蔽)3有效地址(EA)上下文保存/恢复区域指针(CSRP)4进程ID(PID)和可选的线程ID(TID)5虚拟地址(VA)加速器利用记录指针(AURP)6存储段表指针(SSTP)的虚拟地址7逻辑中断服务号(LISN)在接收到管理程序调用时，管理程序3096可以验证操作系统3095已注册并被授权使用图形加速模块3046。管理程序3096然后将进程要素3083针对对应图形加速模块3046类型放入进程要素链接表中。进程要素可以包含表4中所示的信息。表4-进程要素信息1工作描述符(WD)2授权掩码寄存器(AMR)值(可能已掩蔽)3有效地址(EA)上下文保存/恢复区域指针(CSRP)4进程ID(PID)和可选的线程ID(TID)5虚拟地址(VA)加速器利用记录指针(AURP)6存储段表指针(SSTP)的虚拟地址7逻辑中断服务号(LISN)8中断向量表，从管理程序调用参数导出9状态寄存器(SR)值10逻辑分区ID(LPID)11实际地址(RA)管理程序加速器利用记录指针12存储描述符寄存器(SDR)在一个实施例中，管理程序将寄存器3045的多个加速器集成分片3090初始化。如图30F所展示，本发明的一个实施例采用可经由用于访问物理处理器存储器3001至3002和GPU存储器3020至3023的公共虚拟存储器地址空间来寻址的统一存储器。在这个实施方式中，在GPU3010至3013上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器3001至3002，反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器3001，将第二部分分配给第二处理器存储器3002，将第三部分分配给GPU存储器3020，以此类推。整个虚拟/有效存储器空间(有时称为有效地址空间)由此被分发在处理器存储器3001至3002和GPU存储器3020至3023中的每一个上，从而允许任何处理器或GPU访问具有映射到所述存储器的虚拟地址的任何物理存储器。在一个实施例中，MMU3039A至3039E中的一个或多个内的偏置/一致性管理电路系统3094A至3094E确保了主机处理器(例如，3005)与GPU3010至3013的高速缓存之间的高速缓存一致性，以及指示其中应当存储某些类型的数据的物理存储器的偏置技术。尽管在图30F中展示了偏置/一致性管理电路系统3094A至3094E的多个实例，但偏置/一致性电路系统也可以在一个或多个主机处理器3005的MMU内和/或在加速器集成电路3036内实现。一个实施例允许将GPU附接的存储器3020至3023映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与全系统高速缓存一致性相关的典型性能缺陷。GPU附接的存储器3020至3023作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为GPU卸载提供了有利的操作环境。这种安排允许主机处理器3005软件设置操作数并访问计算结果，而不具有传统I/ODMA数据拷贝的开销。这些传统拷贝涉及驱动程序调用、中断和存储器映射I/O(MMIO)访问，这些访问相对于简单内存访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访问GPU附接存储器3020至3023的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低由GPU3010至3013看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。在一个实施方式中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU附接存储器页包括1或2个位的页粒度结构(即，以存储器页的粒度来控制)。偏置表可以在一个或多个GPU附接存储器3020至3023的被盗存储器范围内实现，在GPU3010至3013中具有或不具有偏置高速缓存(例如，以高速缓存频繁/最近使用的偏置表的条目)。可替代地，整个偏置表均可保持在GPU内。在一个实施方式中，在实际访问GPU存储器之前访问与对GPU附接存储器3020至3023的每次访问相关联的偏置表条目，从而使得以下操作。首先，将来自GPU3010至3013的在GPU偏置中发现其页的原生请求直接转发到对应的GPU存储器3020至3023。将来自GPU的在主机偏置中发现其页的原生请求转发给处理器3005(例如，如上所述通过高速链路)。在一个实施例中，来自处理器3005的在主机处理器偏置中发现所请求的页的请求完成了像正常存储器读取那样的请求。可替代地，可以将针对GPU偏置页的请求转发给GPU3010至3013。如果GPU当前未使用所述页，则GPU可以将所述页转换为主机处理器偏置。页的偏置状态可以通过基于软件的机制、基于硬件辅助软件的机制，或者对于一组有限的情况，基于仅硬件的机制来改变。一种用于改变偏置状态的机制采用API调用(例如OpenCL)，所述API调用继而调用GPU的装置驱动程序，所述驱动程序继而向GPU发送消息(或将命令描述符入队)，从而引导所述GPU改变偏置状态，并且对于某些转换，在主机中执行高速缓存转储清除操作。所述高速缓存转储清除操作是从主机处理器3005偏置到GPU偏置的转换所必需的，而对于相反转换则不是必需的。在一个实施例中，通过暂时呈现主机处理器3005不可高速缓存的GPU偏置页来保持缓存一致性。为了访问这些页，处理器3005可以请求来自GPU3010的访问，GPU可以依据实施方式立即授权访问也可以不授权访问。因此，为了减少处理器3005与GPU3010之间的通信，有利的是确保GPU偏置页是GPU所需但不是主机处理器3005所需的页，反之亦然。图形处理流水线图31展示了根据实施例的图形处理流水线3100。在一个实施例中，图形处理器可以实现所展示的图形处理流水线3100。所述图形处理器可以被包括在如本文所述的并行处理子系统诸如图28的并行处理器2800内，在一个实施例中，所述并行处理器是图27的(多个)并行处理器2712的变体。如本文所述，各种并行处理系统可以经由并行处理单元(例如，图28的并行处理单元2802)的一个或多个实例来实现图形处理流水线3100。例如，着色器单元(例如，图29的图形多处理器2834)可以被配置成执行顶点处理单元3104、镶嵌控制处理单元3108、镶嵌评估处理单元3112、几何处理单元3116和片段/像素处理单元3124中的一个或多个的功能。数据汇编器3102，图元汇编器3106、3114、3118，镶嵌单元3110，光栅化器3122和光栅操作单元3126的功能还可以由处理集群(例如，图3的处理集群214)内的其他处理引擎和对应的分区单元(例如，图2的分区单元220A至220N)执行。图形处理流水线3100还可以使用一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线3100的一个或多个部分可以由通用处理器(例如，CPU)内的并行处理逻辑执行。在一个实施例中，图形处理流水线3100的一个或多个部分可经由存储器接口3128访问片上存储器(例如，如图28所示的并行处理器存储器2822)，所述存储器接口可以是图28的存储器接口2818的实例。在一个实施例中，数据汇编器3102是收集表面和图元的顶点数据的处理单元。数据汇编器3102然后向顶点处理单元3104输出包括顶点属性的顶点数据。顶点处理单元3104是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点处理单元3104读取高速缓存、原生或系统存储器中存储的用于处理顶点数据的数据，并且可以编程为将顶点数据从基于对象的坐标表示转换为世界空间坐标空间或归一化装置坐标空间。图元汇编器3106的第一实例从顶点处理单元50接收顶点属性。图元汇编器3106根据需要读取所存储的顶点属性并构造图形图元以由镶嵌控制处理单元3108进行处理。图形图元包括如各种图形处理应用编程接口(API)所支持的三角形、线段、点、补片等等。镶嵌控制处理单元3108将输入顶点视为几何补片的控制点。这些控制点从来自补片的输入表示(例如，补片的基础)变换为适用于由镶嵌评估处理单元3112进行表面评估的表示。镶嵌控制处理单元3108还可以计算几何补片的边缘的镶嵌因子。镶嵌因子适用于单个边缘，并量化与边缘相关的视点相关细节水平。镶嵌单元3110被配置成接收补片的边缘的镶嵌因子并将补片细分为多个几何图元诸如线、三角形或四边形图元，所述多个几何图元被传输到镶嵌评估处理单元3112。镶嵌评估处理单元3112对细分的补片的参数化坐标进行操作以生成与几何图元相关的每个顶点的表面表示和顶点属性。图元汇编器3114的第二实例从镶嵌评估处理单元3112接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理单元3116处理。几何处理单元3116是可编程执行单元，所述可编程执行单元执行几何着色器程序，以变换如几何着色器程序所指定的从图元汇编器3114所接收的图形图元。在一个实施例中，几何处理单元3116被编程为将图形图元细分为一个或多个新的图形图元并且计算用于将新的图形图元光栅化的参数。在一些实施例中，几何处理单元3116可以添加或删除几何流中的元素。几何处理单元3116向图元汇编器3118输出指定新图形图元的参数和顶点。图元汇编器3118从几何处理单元3116接收参数和顶点，并构建图形图元以由视口缩放、剔除和裁剪单元3120进行处理。几何处理单元3116读取并行处理器存储器或系统存储器中存储的数据以用于处理几何数据。视口缩放、剔除和裁剪单元3120执行裁剪、剔除和视口缩放，并向光栅化器3122输出经处理的图形图元。光栅化器3122可以执行深度剔除和其他基于深度的优化。光栅化器3122还对新图形图元执行扫描转换以生成段并向段/像素处理单元3124输出这些段和关联的覆盖数据。片段/像素处理单元3124是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元3124变换从光栅化器3122所接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元3124可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到光栅操作单元3126的着色片段或像素。片段/像素处理单元3124可以读取并行处理器存储器或系统存储器中存储的数据，以在处理片段数据时使用。片段或像素着色器程序可以被配置成依据针对处理单元进行配置的采样速率以样本、像素、图块或其他粒度着色。光栅操作单元3126是执行包括但不限于模板、z测试、混合等光栅操作的处理单元，并且将像素数据作为经处理图形数据输出以存储在图形存储器中(例如，图28的并行处理器存储器2822和/或如图27中的系统存储器2704，以在一个或多个显示装置2710上显示或者由一个或多个处理器2702或(多个)并行处理器2712中的一个进一步处理。在一些实施例中，光栅操作单元3126被配置成压缩写入存储器的z或颜色数据，并解压缩从存储器读取的z或颜色数据。在实施例中，术语“引擎”或“模块”或“逻辑”可以指以下各项、是以下各项的一部分或者包括以下各项：执行一个或多个软件或固件程序的应用专用集成电路(ASIC)、电子电路、处理器(共享处理器、专用处理器或组处理器)和/或存储器(共享存储器、专用存储器或组存储器)、组合逻辑电路、和/或提供所描述功能的其他合适部件。在实施例中，引擎或模块可以以固件、硬件、软件、或者固件、硬件和软件的任何组合来实现。本发明的实施例可以包括以上已经描述的各步骤。这些步骤可以被具体化为机器可执行指令，所述机器可执行指令可以用于使通用或专用处理器执行这些步骤。可替代地，这些步骤可以由包含用于执行这些步骤的硬接线逻辑的特定硬件部件来执行，或者由程序化计算机部件和自定义硬件部件的任意组合来执行。如本文所述，指令可以是指硬件的具体配置，例如被配置为用于执行某些操作或具有存储在非暂态计算机可读介质中实施的存储器中的预定功能或软件指令的专用集成电路(ASIC)。因此，可使用在一个或多个存储装置(例如，端站、网络元件等)上存储并执行的代码和数据来实现附图中示出的技术。这种电子装置使用计算机机器可读介质来存储和传送(在内部和/或利用网络上的其他电子装置)代码和数据，诸如非暂态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存存储装置；相变存储器)以及暂态计算机机器可读通信媒体(例如，电、光、声或其他形式的传播信号—例如载波、红外信号、数字信号等)。此外，这样的电子装置典型地包括耦合至一个或多个其他部件(例如，一个或多个存储装置(非暂态机器可读存储媒体)、用户输入/输出装置(例如键盘、触摸屏和/或显示器)、以及网络连接件)的一组一个或多个处理器。所述一组处理器和其他部件的耦合通常通过一个或多个总线和桥接器(也被称为总线控制器)。承载网络通信量的存储装置和信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子装置的存储装置典型地存储用于在那个电子装置的所述组的一个或多个处理器上执行的代码和/或数据。当然，可以使用软件、固件、和/或硬件的不同组合来实现本发明的实施例的一个或多个部分。贯穿本详细描述，出于解释的目的，阐述了大量的具体细节以便提供对本发明的透彻理解。然而，对于本领域技术人员而言将明显的是，可以在没有这些特定细节中的一些的情况下实践本发明。在某些实例中，未详细描述公知结构和功能以避免模糊本发明的主题。从而，本发明的范围和精神应根据以下权利要求来判定。当前第1页1 2 3