1.一种处理系统，其特征在于，包括：
非易失性存储器，被配置为存储由耦合到总线系统的处理器执行的固件；
耦合到所述总线系统的协处理器，其中所述协处理器包括：寄存器接口，所述寄存器接口包括多个寄存器；以及处理电路，所述处理电路被配置为根据存储在所述多个寄存器中的数据执行处理操作，其中所述多个寄存器包括：第一组寄存器，被配置为存储第一组配置信息；以及第二组寄存器，被配置为存储第二组配置信息，其中，所述寄存器接口包括：
总线接口，被配置为监视经由所述总线系统发送到所述寄存器接口的写入请求，其中所述写入请求包括目标地址和待写入的数据，其中所述多个寄存器中的每个寄存器与相应的地址相关联，其中所述总线接口被配置为当写入请求的目标地址对应于与相应的寄存器相关联的地址时，为所述多个寄存器中的每个寄存器设置相应的寄存器选择信号，其中每个寄存器被配置为当相应的所述寄存器选择信号被设置时存储所述待写入的数据；
循环冗余校验计算电路，被配置为根据待写入到所述第一组寄存器的数据来计算循环冗余校验值；以及
掩蔽电路，被配置为：
监视与所述第一组寄存器的寄存器相关联的所述寄存器选择信号，以便确定已存储数据的寄存器序列；
将所述寄存器序列与参考序列进行比较；
当所述比较表明所述寄存器序列对应于所述参考序列时，将所计算的所述循环冗余校验值提供给所述总线接口；以及
当所述比较表明所述寄存器序列不对应于所述参考序列时，将与所计算的所述循环冗余校验值无关的值提供给所述总线接口。
2.根据权利要求1所述的处理系统，其特征在于，所述循环冗余校验计算电路包括：
寄存器或锁存器，用于存储所计算的所述循环冗余校验值；
xor门，被配置为通过组合待写入所述第一组寄存器的数据和存储在所述寄存器或所述锁存器中的所述循环冗余校验值来产生信号；以及
组合逻辑电路，被配置为根据由所述xor门产生的所述信号来产生所计算的所述循环冗余校验值。
3.根据权利要求2所述的处理系统，其特征在于，所述循环冗余校验计算电路包括用于根据所述寄存器选择信号来选择参考信号的多路复用器，并且其中所述xor门被配置为通过组合待写入所述第一组寄存器的数据、存储在所述寄存器或所述锁存器中的所述循环冗余校验值和所选择的所述参考信号来产生所述信号。
4.根据权利要求1所述的处理系统，其特征在于，所述处理电路是密码处理电路，所述密码处理电路被配置为根据至少一个密码密钥执行密码操作，并且其中，所述第一组寄存器被配置为存储所述至少一个密码密钥。
5.根据权利要求4所述的处理系统，其特征在于，所述非易失性存储器被布置为存储引导加载程序固件，所述引导加载程序固件被配置为将密码密钥存储到所述第一组寄存器。
6.根据权利要求4所述的处理系统，其特征在于，所述第二组寄存器包括：
用于存储待由所述密码处理电路处理的数据的寄存器；和/或
用于存储包含待由所述密码处理电路处理的所述数据的地址的寄存器。
7.根据权利要求6所述的处理系统，其特征在于，所述协处理器关联有用于将存储器与所述总线系统对接的通信接口，其中，所述协处理器被配置为：
分析经由所述通信接口在所述存储器和所述总线系统之间交换的通信，以便检测对属于所述存储器的给定存储器区域的给定存储器位置的写入操作，以及
利用存储在所述第一组寄存器中的密码密钥对与所述写入操作一起接收的数据进行加密，并经由所述通信接口将所加密的所述数据存储到所述给定存储器位置。
8.根据权利要求6所述的处理系统，其特征在于，所述协处理器关联有用于将存储器与所述总线系统对接的通信接口，其中，所述协处理器被配置为：
分析经由所述通信接口在所述存储器和所述总线系统之间交换的通信，以便检测对属于所述存储器的给定存储器区域的给定存储器位置的读取操作，
经由所述通信接口从所述存储器读取存储在所述给定存储器位置的数据，并利用存储在所述第一组寄存器中的密码密钥来解密或加密所读取的数据。
9.根据权利要求8所述的处理系统，其特征在于，所述存储器对应于所述非易失性存储器或另外的非易失性存储器，并且所述存储器区域对应于用于存储待由所述处理器执行的应用固件的存储器区域。
10.根据权利要求1所述的处理系统，其特征在于，所述寄存器接口被配置为根据锁定信号选择性地禁止对所述第一组寄存器的写入和/或读取访问。
11.一种集成电路，其特征在于，包括：
寄存器接口，包括多个寄存器，
总线接口，被配置为：
监视发送到所述寄存器接口的写入请求，其中所述写入请求包括目标地址和待写入的数据，
接收待写入所述多个寄存器的所述数据和寄存器选择信号，所述寄存器选择信号用于选择所述多个寄存器中的相应寄存器；监视电路，被配置为监视所述总线接口和所述多个寄存器之间的所述寄存器选择信号，以便确定待写入所述多个寄存器的所述数据何时有效。
12.根据权利要求11所述的集成电路，其特征在于，所述监视电路被配置为：
根据待写入的所述数据来计算循环冗余校验值，
通过验证所述循环冗余校验值，确定待写入所述多个寄存器的所述数据何时有效，以及
限制对所述循环冗余校验值的访问。
13.根据权利要求12所述的集成电路，其特征在于，
所述多个寄存器中的每个寄存器与相应的地址相关联，其中所述总线接口被配置为当所述写入请求的目标地址对应于与相应的寄存器相关联的地址时，为所述多个寄存器中的每个寄存器设置相应的寄存器选择信号，其中每个寄存器被配置为当相应的所述寄存器选择信号被设置时存储待写入的所述数据；以及
其中所述监视电路被配置为：
监视与所述多个寄存器相关联的所述寄存器选择信号，以便确定已经存储数据的寄存器序列；
将所述寄存器序列与参考序列进行比较；
当所述比较表明所述寄存器序列对应于所述参考序列时，将所计算的所述循环冗余校验值提供给所述总线接口；以及
当所述比较表明所述寄存器序列不对应于所述参考序列时，将与所计算的所述循环冗余校验值无关的值提供给所述总线接口。
14.一种微控制器，其特征在于，包括根据权利要求11所述的集成电路。