一种基于亚稳态注入的跨时钟域逻辑asic验证系统及方法
【技术领域】
[0001]本发明涉及计算机芯片技术领域，具体地说是一种实用性强、基于亚稳态注入的跨时钟域逻辑ASIC验证系统及方法。
【背景技术】
[0002]随着芯片应用领域的不断扩展，多时钟逻辑在片上系统中普遍存在。跨时钟域信号的正确发送与接收成为片上系统功能正确、稳定可靠的基本保证。但是由于发送端与接收端时钟的不同步，两者的相位关系可能完全不可控，甚至异步信号的发送会随时发生变化，有可能导致异步信号跳变不能满足接收寄存器的建立/保持时间要求而产生信号的亚稳态现象。由于传统的静态时序分析方式只能对固定相位、固定延迟信号的时序关系进行分析，而逻辑模拟方式也只能对有限的激励空间和特定的延迟条件下的逻辑行为进行观测，因此对于这种在物理上无法完全避免的异步信号亚稳态这一随机现象不能直接采用传统的ASIC验证手段进行完备的逻辑验证，亚稳态现象是异步信号发送和接收过程中必然存在的一种物理现象。而且，由于异步信号传输的随机性，导致这种现象在ASIC逻辑设计过程中很难采用普通的分析验证手段检验出来。
[0003]传统的ASIC验证方法主要集中在两个方面:一是跨时钟域逻辑的结构化识别与分析；二是通过逻辑模拟或形式化验证手段直接进行系统的功能点验证。通过这两方面的分析并不能准确而完整地排除实际芯片上由于异步信号的亚稳态而导致的功能错误，因为这些验证方法都没有对亚稳态这一随机现象进行表征。
[0004]基于此，现提供一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统及方法，通过对亚稳态进行抽象化建模，从而对传统的直接ASIC验证方法进行了改进。
【发明内容】
[0005]本发明的技术任务是针对以上不足之处，提供一种实用性强、基于亚稳态注入的跨时钟域逻辑ASIC验证系统及方法。
[0006]一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统，其结构包括:
单独模块化设计在片上系统的跨时钟域逻辑；
参数化配置单元，实现对亚稳态信号以及同步逻辑的参数的灵活配置，所述的参数包括:跨时钟信号的触发时钟周期、相移，亚稳态信号错误阈值、随机化，同步寄存器的建立保持时间、初始化参数；同时该参数化配置单元集成的逻辑结构根据设定的参数值对跨时钟域逻辑进行有效的异步信号和逻辑因子调整；
ASIC逻辑分析单元，通过分析ASIC逻辑中跨时钟域信号的传播，确定易发生逻辑错误的网络节点，把其列为功能验证关键节点，实现对跨时钟域逻辑信号的逻辑追踪；
关键节点验证单元，验证的要素包括模块化的激励数据、验证结果、信号属性、断言，实现对跨时钟域信号的数据监测、结果记录； 验证配套文件，将参数化配置单元、关键节点验证单元与片上系统的跨时钟域逻辑实现关联，并用于对跨时钟域逻辑进行嵌入式验证。
[0007]所述ASIC验证系统采用SystemVerilog语言制作而成。
[0008]一种基于亚稳态注入的跨时钟域逻辑ASIC验证方法，其具体实现过程为:ASIC逻辑分析单元把从片上系统中提取的跨时钟域验证关键节点提交给关键节点验证单元，该关键节点验证单元验证信号监测；根据分析产生的验证配套文件在验证平台上完成参数化配置单元、关键节点验证单元与片上系统中的各个跨时钟域逻辑模块及相应的关键节点的关联，用于功能模拟或者形式化验证；在整个验证过程中完成参数配置、亚稳态注入、数据监测、判断、错误及统计结果记录的功能。
[0009]本发明的一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统及方法，具有以下优点:
该发明的一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统及方法在传统的验证手段上加入对亚稳态这一随机现象的抽象化建模，同时满足对跨时钟域逻辑高效的控制、观测、结果记录等验证需求，是对传统验证方法提出的一种行之有效的补充；为片上系统在复杂的多时钟域条件下抗亚稳态干扰设计提供了一种新的验证手段，实用性强，易于实现，易于推广。
【附图说明】
[0010]附图1为本发明的验证系统结构示意图。
[0011]附图2为本发明的跨时钟域逻辑实施例图。
【具体实施方式】
[0012]下面结合附图和具体实施例对本发明作进一步说明。
[0013]考虑到片上系统的设计过程中跨时钟域信号的亚稳态现象及其可能引起的逻辑错误不容易观察和控制的问题，本发明提出一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统及方法，该发明采用一种可参数化配置的方式，对跨时钟域逻辑灵活地实现亚稳态注入，同时能够对待验证逻辑的关键验证节点进行数据监测、结果记录等。
[0014]本发明的ASIC验证系统及方法充分利用SystemVerilog语言丰富的抽象化行为级建模能力，以及传统验证手段如逻辑模拟、形式化验证对SystemVerilog语言的全面支持。以该语言为基础构建可参数化配置模块，在抽象化程度较高的层次实现对亚稳态信号以及同步逻辑的众多参数的灵活配置。另一方面，参数化配置模块集成的逻辑结构能够根据设定的参数值对跨时钟域功能逻辑进行有效的异步信号和逻辑因子调整。本发明的验证系统能够自动提取片上系统中由于异步信号亚稳态而导致逻辑错误的关键节点，在系统的功能验证过程中完成对跨时钟域逻辑的亚稳态信号注入、验证数据的监测、判断、功能错误及覆盖率结果的记录等功能。
[0015]如附图1所示，一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统，其结构包括:
跨时钟域逻辑，片上系统的跨时钟域逻辑单独模块化设计，这一要求不仅有利于功能逻辑的可重用性设计，而且对其功能验证的识别、包装很有好处。
[0016]可参数化配置单元，其可用于对跨时钟信号的触发时钟周期、相移，