亚稳态信号错误阈值、随机化，同步寄存器的建立/保持时间、初始化等参数进行设置，实现对亚稳态信号灵活可控的注入。
[0017]ASIC逻辑分析单元，通过分析ASIC逻辑中跨时钟域逻辑信号的传播，确定易发生逻辑错误的网络节点，把其列为功能验证关键节点，实现对跨时钟域信号的逻辑追踪。
[0018]关键节点验证单元，通用模块化的激励数据、验证结果、信号属性、断言等验证要素，实现对跨时钟域信号的数据监测、结果记录。
[0019]验证配套文件，将参数化配置单元、关键节点验证单元与片上系统的跨时钟域逻辑实现关联，并用于功能验证的相关文件，用于对跨时钟域逻辑的嵌入式验证。
[0020]在附图1所示的验证系统结构示意图中可以看出，由于跨时钟域逻辑在片上系统中单独模块化设计，这便于ASIC逻辑分析单元分析片上系统的跨时钟域信号时对该同步逻辑进行识别。同时，这样处理也方便参数化配置单元对跨时钟域逻辑进行参数加载。通过该附图中的结构，本发明还提供一种基于亚稳态注入的跨时钟域逻辑ASIC验证方法，其具体实现过程为:ASIC逻辑分析单元把从片上系统中提取的跨时钟域验证关键节点提交给关键节点验证单元，用于验证信号监测。根据分析产生的验证配套文件在验证平台上完成参数化配置单元、关键节点验证单元与片上系统中的各个跨时钟域逻辑模块及相应的关键节点的关联，用于功能模拟或者形式化验证。在整个验证过程中完成参数配置、亚稳态注入、数据监测、判断、错误及统计等结果记录的功能。
[0021]实施例:如附图2所示的一个跨时钟域逻辑实施示意图。
[0022]在该实施例中，完成时钟域A至时钟域B之间η位数据的传输。虚线框内为两级寄存器同步模块，即这一组数据的跨时钟域逻辑采用单独模块化设计。在实际的片上系统中这η位数据可能是来自同一位数据的多个B时钟域同步接收也可能是不同位数据的分别同步接收。但在该实施例中同步后的η位数据出现了汇聚，即η位数据通过组合逻辑汇聚至I位数据输出。这种设计有可能由于各组两级同步寄存器的亚稳态现象而造成A时钟域的通拍数据被B时钟域错拍接收而出现逻辑错误。通过本发明的系统及方法，可以在验证时对各组两级同步寄存器分别设置不同的参数值来实现不同形态的亚稳态注入。ASIC逻辑分析单元分析系统逻辑确定同步前的数据I至数据η发送点及同步后的数据汇聚点作为验证关键节点。若η位发送数据来自不同的数据位，在验证时有必要在发送关键节点处检验这η位数据是否已经过格雷编码。在数据汇聚关键节点处，有必要验证亚稳态现象是否造成了逻辑错误。所有的数据监测、判断、错误及统计结果的纪录都在各自的关键节点验证单元中完成。本发明的验证系统及方法为片上系统在复杂的多时钟域条件下抗亚稳态干扰设计提供了一种新的验证手段。
[0023]上述【具体实施方式】仅是本发明的具体个案，本发明的专利保护范围包括但不限于上述【具体实施方式】，任何符合本发明的一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统及方法的权利要求书的且任何所述技术领域的普通技术人员对其所做的适当变化或替换，皆应落入本发明的专利保护范围。
【主权项】
1.一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统，其特征在于，其结构包括: 单独模块化设计在片上系统的跨时钟域逻辑； 参数化配置单元，实现对亚稳态信号以及同步逻辑的参数的灵活配置，所述的参数包括:跨时钟信号的触发时钟周期、相移，亚稳态信号错误阈值、随机化，同步寄存器的建立保持时间、初始化参数；同时该参数化配置单元集成的逻辑结构根据设定的参数值对跨时钟域逻辑进行有效的异步信号和逻辑因子调整； ASIC逻辑分析单元，通过分析ASIC逻辑中跨时钟域信号的传播，确定易发生逻辑错误的网络节点，把其列为功能验证关键节点，实现对跨时钟域逻辑信号的逻辑追踪； 关键节点验证单元，验证的要素包括模块化的激励数据、验证结果、信号属性、断言，实现对跨时钟域信号的数据监测、结果记录； 验证配套文件，将参数化配置单元、关键节点验证单元与片上系统的跨时钟域逻辑实现关联，并用于对跨时钟域逻辑进行嵌入式验证。
2.根据权利要求1所述的一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统，其特征在于，所述ASIC验证系统采用SystemVerilog语言制作而成。
3.一种基于亚稳态注入的跨时钟域逻辑ASIC验证方法，其特征在于，其具体实现过程为:ASIC逻辑分析单元把从片上系统中提取的跨时钟域验证关键节点提交给关键节点验证单元，该关键节点验证单元验证信号监测；根据分析产生的验证配套文件在验证平台上完成参数化配置单元、关键节点验证单元与片上系统中的各个跨时钟域逻辑模块及相应的关键节点的关联，用于功能模拟或者形式化验证；在整个验证过程中完成参数配置、亚稳态注入、数据监测、判断、错误及统计结果记录的功能。
【专利摘要】本发明公开了一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统及方法，包括：片上系统的跨时钟域逻辑单独模块化设计；参数化配置单元，实现对跨时钟域模块的亚稳态注入；ASIC逻辑分析单元，实现对跨时钟域信号的逻辑追踪；关键节点验证单元，实现对跨时钟域信号的数据监测、结果记录；验证配套文件，用于对跨时钟域逻辑的嵌入式验证。该一种基于亚稳态注入的跨时钟域逻辑ASIC验证系统及方法与现有技术相比，加入对亚稳态的抽象化建模，同时满足对跨时钟域逻辑高效的控制、观测、结果记录等验证需求，是对传统验证方法提出的一种行之有效的补充，实用性强。
【IPC分类】G06F11-36
【公开号】CN104636253
【申请号】CN201510015597
【发明人】唐涛
【申请人】浪潮电子信息产业股份有限公司
【公开日】2015年5月20日
【申请日】2015年1月13日