ps延时单元(即第一、第三、第五、……、第三十三)的输入端一起输送信号至频段B数据选择器。在控制信号SB的作用下，频段B数据选择器输出O-1ns可调延时信号至频段C模式延时模块和总数据选择器模块。参见图3。
[0033]频段C (中低频段)模式延时模块包括33个125ps延时电路和频段C数据选择器。33个125ps延时电路采用串联结构，即频段B模式延时模块延时信号输出至第一 125ps延时单元的输入端，第二 125ps延时单元的输出端连接第三125ps延时单元的输入端，......，
第三十二 125ps延时单元的输入端连接第三十三125ps延时单元的输入端。其中第三十三125ps延时单元作为电容负载存在。编号为单数的125ps延时单元(即第一、第三、第五、……、第三十三)的输入端一起输送信号至频段C数据选择器。在控制信号SC的作用下，频段C数据选择器输出0-4ns可调延时信号至频段D模式延时模块和总数据选择器模块。参见图4。
[0034]频段D (低频段)模式延时模块包括差分转单端信号单元、单端转差分信号单元、65个Ins延时单元和频段D数据选择器。差分转单端信号单元作为输入端，接收频段C模式延时模块输出的延时信号。65个Ins延时单元采用串联结构相连，差分转单端信号单元输出单端信号至第一 Ins延时单元的输入端，第二 Ins延时单元的输出端连接第三Ins延时单元的输入端，......，第六十四Ins延时单元的输入端连接第六十五Ins延时单元的输入端。其中Ins延时电路65为电容负载。所有Ins延时单元的输入端接至频段D数据选择器。在控制信号SD的作用下，频段D数据选择器输出0-66.67ns可调延时信号至单端转差分信号单元。单端转差分信号单元输出差分信号至总数据选择器模块。参见图5。
[0035]总数据选择器模块接收频段A、B、C、D模式延时模块输出的延时信号以及数据选择信号SE，输出所需延时信号至输出缓冲模块。
[0036]输出缓冲模块包括4个缓冲单元。4个缓冲单元采用串联结构，即第一缓冲单元的输出端连接第二缓冲单元的输入端，第二缓冲单元的输出端连接第三缓冲单元的输入端，第三缓冲单元的输出端连接第四缓冲单元的输入端。输出最终第一缓冲单元位于输入端，接收总数据选择器模块输出端的信号。第四缓冲单元位于输出端，输出最终延时信号。参见图6。
[0037]延时调整器的延时控制信号和延时选择信号由I2C协议控制模块产生，用于控制延时调整器的延时大小和工作频段。频段A模式延时模块为延时调制器的输入端，用于接受输入信号、延时控制信号D[3:0]和延时选择信号SA[1:0]，并输出0-125ps延时信号。频段B模式延时模块位于A频段模式延时模块的输出端，用于接受频段A模式延时模块输出的0-125ps延时信号和延时选择信号SB[3:0]，并输出O-1ns延时信号。频段C模式延时模块位于B频段模式延时模块的输出端，用于接受频段B模式延时模块输出的O-1ns延时信号和延时选择信号SC[3:0]，并输出0-4ns延时信号。频段D模式延时模块位于C频段模式延时模块的输出端，用于接受频段C模式延时模块输出额0-4ns延时信号和延时选择信号SD[7:0]，并输出0-66.67ns延时信号。总数据选择器模块位于以上四个延时模块的输出端，用于接收4个频段的延时信号和选择信号SE [1:0]，对4个延时模块进行选择，从而匹配出具体所需延时，并输出4个频段中的所需延时信号。输出缓冲模块位于总数据选择器模块的输出端，用于接收总数据选择器模块输出的信号，改善延时调整器的工作条件，保证数据同步传输，并输出最终延时信号。参见图7。
[0038]最后应说明的是，对本发明的技术方案进行修改或等同替换，而不脱于本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围中。
【主权项】
1.一种延时调整器，其特征在于:由频段A模式延时模块、频段B模式延时模块、频段C模式延时模块、频段D模式延时模块、总数据选择器模块和输出缓冲模块构成；频段A模式延时模块的输入端形成本延时调整器的输入端；频段A模式延时模块的一输出端与频段B模式延时模块的输入端相连，频段B模式延时模块的一输出端与频段C模式延时模块的输入端相连，频段C模式延时模块的一输出端与频段D模式延时模块的输入端相连；频段A模式延时模块、频段B模式延时模块、频段C模式延时模块和频段D模式延时模块的另一个输出端与总数据选择器模块的输入端相连；总数据选择器模块的输出端连接输出缓冲模块的输入端；输出缓冲模块的输出端形成本延时调整器的输出端； 频段A模式延时模块，用于接受输入信号、延时控制信号A、B、C和D，微调信号E，以及延时选择信号SA，并输出0-125ps延时信号； 频段B模式延时模块，用于接受频段A模式延时模块输出的0-125ps延时信号和延时选择信号SB，并输出O-1ns延时信号； 频段C模式延时模块位于B频段模式延时模块的输出端，用于接受频段B模式延时模块输出的O-1ns延时信号和延时选择信号SC，并输出0-4ns延时信号； 频段D模式延时模块位于C频段模式延时模块的输出端，用于接受频段C模式延时模块输出额0-4ns延时信号和延时选择信号SD，并输出0-66.67ns延时信号； 总数据选择器模块，用于接收4个频段的延时信号和选择信号SE，对4个延时模块进行选择，并输出4个频段中的所需延时信号； 输出缓冲模块，用于接收总数据选择器模块输出的信号，并输出最终延时信号。
2.根据权利要求1所述的一种延时调整器，其特征在于:所述频段A模式延时模块包括输入匹配单元、2个0-25ps延时控制单元、4个25ps延时单元和频段A数据选择器；待延时信号连接输入匹配单元的输入端；输入匹配单元的输出端连接第一 0-25ps延时控制单元的输入端；第一 0-25ps延时控制单元的输出端连接第二 0-25ps延时控制单元的输入端；第二 0-25ps延时控制单元的输出端依次连接4个25ps延时单元；4个25ps延时单元的输入端一起接至频段A数据选择器的输入端；频段A数据选择器的输出端连接频段B模式延时模块和总数据选择器模块的输入端；A、B、C和D四个延时控制信号同时连接第一 0-25ps延时控制单元和第二 0-25ps延时控制单元的控制端；选择信号SA连接频段A数据选择器的控制端。
3.根据权利要求2所述的一种延时调整器，其特征在于:所述频段A模式延时模块还进一步包括4个MOS电容，其中第一 MOS电容接在微调信号E端和第一 0-25ps延时控制单元的反向输出端之间；第二 MOS电容接在微调信号E端和第一 0-25ps延时控制单元的正向输出端之间；第三MOS电容接在微调信号E端和第二 0-25ps延时控制单元的反向输出端之间；第四MOS电容接在微调信号E端和第二 0-25ps延时控制单元的正向输出端之间。
4.根据权利要求1所述的一种延时调整器，其特征在于:所述频段B模式延时模块包括33个32.5ps延时单元和频段B数据选择器；第一 32.5ps延时单元的输入端连接频段A模式延时模块的输出端；33个32.5ps延时单元依次串联；33个32.5ps延时单元中，编号为单数的32.5ps延时单元的输入端一起接至频段B数据选择器的输入端；频段B数据选择器的输出端连接频段C模式延时模块和总数据选择器模块的输入端；选择信号SB连接频段B数据选择器的控制端。
5.根据权利要求1所述的一种延时调整器，其特征在于:所述频段C模式延时模块包括33个125ps延时单元和频段C数据选择器；第一 125ps延时单元的输入端连接频段B模式延时模块的输出端；33个125ps延时单元依次串联；33个125ps延时单元中，编号为单数的125ps延时单元的输入端一起接至频段C数据选择器的输入端；频段C数据选择器的输出端连接频段D模式延时模块和总数据选择器模块的输入端；选择信号SC连接频段C数据选择器的控制端。
6.根据权利要求1所述的一种延时调整器，其特征在于:所述频段D模式延时模块包括差分转单端信号单元、单端转差分信号单元、65个Ins延时单元和频段D数据选择器；差分转单端信号单元的输入端连接频段C模式延时模块的输出端，差分转单端信号单元的输出端连接第一 Ins延时单元；65个Ins延时单元依次串联；所有Ins延时单元的输入端接至频段D数据选择器的输入端；频段D数据选择器的输出端连接单端转差分信号单元的输入端；单端转差分信号单元的输出端连接总数据选择器模块；选择信号SD连接频段D数据选择器的控制端。
7.根据权利要求1所述的一种延时调整器，其特征在于:所述输出缓冲模块包括依次串联的4个缓冲单元；第一缓冲单元连接总数据选择器模块的输出端；第四缓冲单元的输出端输出延时信号。
8.根据权利要求1所述的一种延时调整器，其特征在于:还进一步包括12C协议控制模块，该I2C协议控制模块产生A延时控制信号、B延时控制信号、C延时控制信号、D延时控制信号和选择信号SA送入频段A模式延时模块；I2C协议控制模块产生选择信号SB送至频段B模式延时模块；I2C协议控制模块产生选择信号SC送至频段C模式延时模块；I2C协议控制模块产生选择信号SD送至频段D模式延时模块。
【专利摘要】本发明公开一种延时调整器，其频段A模式延时模块的输入端形成本延时调整器的输入端；频段A模式延时模块的一输出端与频段B模式延时模块的输入端相连，频段B模式延时模块的一输出端与频段C模式延时模块的输入端相连，频段C模式延时模块的一输出端与频段D模式延时模块的输入端相连；频段A模式延时模块、频段B模式延时模块、频段C模式延时模块和频段D模式延时模块的另一个输出端与总数据选择器模块的输入端相连；总数据选择器模块的输出端连接输出缓冲模块的输入端；输出缓冲模块的输出端形成本延时调整器的输出端。本发明用于对输入数据码进行宽范围，高精度延时调整。
【IPC分类】G06F13-40, H03K5-13
【公开号】CN104820654
【申请号】CN201510214259
【发明人】段吉海, 鲜卓霖, 郝强宇, 邓东宇, 徐卫林, 韦保林
【申请人】桂林电子科技大学
【公开日】2015年8月5日
【申请日】2015年4月29日