制造具有不可印刷的伪部件的集成电路的方法
【技术领域】
[0001] 本发明总体涉及集成电路，更具体地，涉及制造具有伪部件的集成电路的方法。
【背景技术】
[0002] 本申请涉及于2014年4月14号提交的、标题为"MethodofFabricatingan IntegratedCircuitwithOptimizedPatternDensityUniformity'，的序列号为 14/252, 464的美国专利申请和2014年4月15号提交的、标题为"MethodofFabricating anIntegratedCircuitwithBlockDummyforOptimizedPatternDensity Uniformity"序列号为14/253, 282的美国专利申请，其全部内容结合于此作为参考。
[0003] 在集成电路（1C)制造中，通常利用光学邻近修正（0PC)以在光刻图案化工艺期间 改进1C图案的成像分辨率。然而，随着半导体技术的发展，特征尺寸持续变小。现有的添 加多个伪部件的0PC方法在调整图案密度上具有有限的自由度和有效性并且图案密度均 匀性较差。当使用电子束光刻技术以形成1C图案时，存在诸如动态空间电荷效应和微负载 效应的问题。此外，在插入伪部件的工艺期间，与伪部件相关的各种模拟和计算耗费更多的 时间，从而引起成本增加。因此，需要一种用于1C设计和掩模制造的方法，以有效地并且高 效率地调整1C图案以解决上述问题。
【发明内容】
[0004] 根据本发明的一个方面，提供了一种集成集成电路（1C)方法，包括：接收1C设计 布局，该1C设计布局包括多个主要部件和多个空间块；确定1C设计布局的目标块伪密度比 率R;确定用于不可印刷的伪部件的尺寸、节距和类型；根据目标块伪密度比率R生成不可 印刷的伪部件的图案；以及将不可印刷的伪部件添加在1C设计布局中。
[0005] 优选地，确定目标块伪密度比率R包括：计算最优化的块伪密度比率r。以使图案 密度均匀性（UPD)最优化。
[0006] 优选地，通过公式
）/(5s2计算最优化的 块伪密度比率r。，其中：P0Q是1C模板的主图案密度的平均值；PDS:是块伪图案密 度的平均值；PD()*PDS主图案密度和块伪图案密度乘积的平均值；以及〇 ；3通过公式 级2 =PD/ -(下定义，其中，PD是在公式PD=PDQ+rPDs中定义的总图案密度 并且r是块伪密度比率。
[0007] 优选地，目标块伪密度比率R根据工艺窗口和工艺生产量来确定。
[0008] 优选地，选择不可印刷的伪部件的尺寸、节距和类型以具有最大强度，最大强度要 比主要部件的曝光阀值剂量小一个安全范围。
[0009] 优选地，该1C方法还包括：将可印刷的伪部件与不可印刷的伪部件一起添加到1C 设计布局中。
[0010] 优选地，生成不可印刷的伪部件的图案包括生成具有尺寸"A"并且被配置在具有 节距"P"的阵列中的正方形部件，从而使得比率A2/p2等于目标块伪密度比率R。
[0011] 优选地，生成不可印刷的伪部件的图案包括生成在第一方向上跨距为第一尺寸 "A"且在与第一方向正交的第二方向上跨距为第二尺寸"B"的矩形部件，伪部件被配置在在 第一方向上具有第一节距"Px"以及在第二方向上具有第二节距"Py"的阵列中，从而使得比 率AB/pxpy等于目标块伪密度比率R。
[0012] 优选地，生成不可印刷的伪部件的图案包括生成不规则伪阵列，从而使得总伪面 积/空间块面积等于目标块伪密度比率R。
[0013] 根据本发明的另一方面，提供了一种集成集成电路（1C)方法，包括：接收设计为 形成在半导体衬底上的1C设计布局，1C设计布局包括：多个主要部件；以及多个空间块； 计算1C设计布局的最优化的块伪密度比率r。以获得最优化的图案密度均匀性（UPD);根据 最优化的块伪密度比率r。来确定1C设计布局的目标块伪密度比率R;根据伪部件的最大强 度来选择伪部件的尺寸、节距和类型，伪部件的最大强度小于主要部件的曝光阀值剂量；根 据目标块伪密度比率R来生成伪部件的图案；以及通过添加伪部件来生成修改的1C设计布 局。
[0014] 优选地，最优化的块伪密度比率的计算包括通过公式rQ = (1^ ?PDS -PD〇?PDs )/Gs2确定最优化的块伪密度比率r。，其中pD〇是主图案 密度的平均值；PDS是块伪图案密度的平均值；PD〇?PD,主图案密度和块伪 图案密度乘积的平均值；以及〇通过公式,02 =PB2 -胃2定义，其中，PD是在公式义的总图案密度并且r是块伪密度比率，〇 3通过公式 a,2 =PDS2 一（1^57 )2 定义。
[0015] 优选地，该ic方法还包括：根据工艺窗口和生产量来确定目标块伪密度比率R。
[0016] 优选地，确定伪部件的尺寸、节距和类型以使最大强度小于主要部件的曝光阈值 剂量。
[0017] 优选地，伪部件在光刻工艺中是不可印刷的。
[0018] 优选地，生成伪部件的图案包括生成具有尺寸"A"并且配置在具有节距"p"的阵 列中的正方形部件，从而使得比率A2/p2等于目标块伪密度比率R。
[0019] 优选地，生成伪部件的图案包括生成在第一方向上跨距为第一尺寸"A"且在与第 一方向正交的第二方向上跨距为第二尺寸"B"的矩形部件，伪部件被配置在第一方向上具 有第一节距"px"以及在第二方向上具有第二节距"py"的阵列中，从而使得比率AB/pxpy等 于目标块伪密度比率R。
[0020] 优选地，生成伪部件包括生成不规则伪阵列，从而使得总伪面积/空间块面积等 于目标块伪密度比率R。
[0021] 根据本发明的又一方面，提供了一种集成集成电路（1C)方法，包括：接收1C设计 布局，1C设计布局具有多个主要部件和空间块；计算1C设计布局的最优化的块伪密度比率 r。以使图案密度均匀性（UPD)最优化；根据最优化的块伪密度比率r。、工艺窗口和生产量来 确定1C设计布局的目标块伪密度比率R;根据不可印刷的伪部件的最大强度来确定不可印 刷的伪部件的尺寸和节距，不可印刷的伪部件的最大强度小于主要部件的曝光阀值剂量； 根据目标块伪密度比率R来确定不可印刷的伪部件的图案；以及将不可印刷的伪部件添加 在空间块中以形成修改的1C设计布局。
[0022] 优选地，通过公另
）/Gs2来确定最优 化的块伪密度比率，其中，PD〇是主图案密度的平均值；PDS.是块伪图案密度的 平均值；PD〇*PDs主图案密度和块伪图案密度乘积的平均值；以及〇3通过公式 0S2 =PDS2 - (FDS:f定义，其中，PD是在公式PD=PDQ+rPDs中定义的总图案密 度并且r是块伪密度比率。
[0023] 优选地，通过以下实施来形成修改的1C设计布局：将可印刷的伪部件插入在空间 块中；或将不可印刷的伪部件插入在空间块中；或将可印刷和不可印刷的伪部件插入在空 间块中。
【附图说明】
[0024] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该 注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件 的尺寸可以被任意增大或减小。
[0025] 图1是根据一些实施例构建的集成电路（1C)方法的实施例的流程图。
[0026] 图2是根据一些实施例构建的半导体衬底的示意图。
[0027] 图3是根据一些实施例构建的图2中的半导体衬底的部分示意图。
[0028] 图4、图5和图6示出了根据一些实施例构建的集成电路（1C)设计布局。
[0029] 图7A和图7B以及