图8A和图8B是根据一些实施例的伪部件而图解示出不同图案 与相应的曝光强度分布。
[0030] 图9至图11示出了根据一些实施例构建的伪部件的图案。
[0031] 图12示出了根据一些实施例构建的集成电路（1C)设计布局。
【具体实施方式】
[0032] 应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在 限制本发明。本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚 的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0033] 图1是根据一个或多个实施例中的本发明的各个方面的用于制造集成电路（1C) 的方法100的流程图。当原始图案密度分布较广时，方法100提供了生成具有最佳的电路性 能、改进的伪图案均匀性和降低的电子束空间电荷效应和微负载效应的伪部件的流程。伪 部件是添加到1C设计图案中以用于各种制造功能的部件。在一个实施例中，将伪部件添加 到1C设计图案以改变图案密度，从而改进在1C制造期间施加的化学机械抛光（CMP)工艺。 在另一实施例中，将伪部件添加到1C设计图案以改变热效应并且改进在1C制造期间施加 的热退火工艺。在又一实施例中，将伪部件添加到1C设计图案以纠正光学邻近效应从而提 高在1C制造期间应用于半导体衬底的光刻图案化工艺的成像分辨率。伪部件可以包括亚 分辨部件（对半导体衬底而言是不可印刷的，non-printable)并且也被称为光学临近修正 (0PC)辅助部件。参照图2至图12所示的器件描述方法100。
[0034] 方法100开始于步骤102,接收诸如来自设计者的1C设计布局。在一个实例中，设 计者是设计工作室。在另一个实例中，设计者是与被指派根据1C设计布局制造1C产品的 半导体制造者不同的设计团队。在各个实施例中，半导体制造者能够制造光刻掩模、半导体 晶圆或两者。1C设计布局包括用于1C产品且基于1C产品的说明书而设计的各种几何图 案。
[0035] 1C设计布局存在于一个或多个具有几何图案信息的数据文件中。在一个实例中， 如本领域公知的，1C设计布局以⑶S或⑶S-II格式表达。设计者基于要制造的1C产品的 说明书来执行合适的设计工序以生成1C设计布局。设计工序可以包括逻辑设计、物理设计 以及布局和布线。作为实例，1C设计布局的一部分包括将要形成在半导体衬底（诸如，硅晶 圆）上或形成在设置在半导体衬底上方的各个材料层上的各个1C部件（也被称为主要部 件），诸如，有源区、栅电极、源极和漏极、金属线、接触件/通孔和用于接合焊盘的开口。1C 设计布局可以包括额外的部件，诸如，那些用于成像效果、处理增强和/或掩模识别信息的 部件。
[0036] 图2示出了根据一个实施例构建的半导体衬底120的示意图。在本实施例中，半 导体衬底120是半导体晶圆，诸如，娃晶圆。在其他实施例中，半导体衬底120可以可选地 或额外地包括其他半导体材料，诸如，锗（Ge)、硅锗（SiGe)、碳化硅（SiC)、砷化铟（InAs) 或磷化铟（InP)，或合适的合金半导体，诸如，碳化硅锗、磷砷化镓或磷化铟镓。可选地，衬 底120可以包括非半导体材料，诸如用于薄膜晶体管液晶显示屏（TFT-LCD)器件的玻璃衬 底。半导体衬底120可以包括各个掺杂区、介电部件和多层互连件。在一个实施例中，衬底 120包括用于各种微电子组件的各个掺杂部件，诸如，互补金属氧化物半导体场效应晶体管 (CM0SFET)、图像传感器、存储单元和/或电容元件。在另一个实施例中，衬底120包括分别 用于连接和隔离各种微电子组件的导电材料部件和介电材料部件。在其他实施例中，半导 体衬底120包括形成在其上的一个或多个材料层（诸如，介电材料层）。
[0037] 半导体衬底120还包括多个电路区。在每个电路区122中将要形成一个或多个 1C，并且各电路区通过切割线彼此分离。在一个实施例中，在每个电路区中将要形成用于单 个1C芯片的1C设计布局，因此，电路区在下文被称为1C芯片122。
[0038] 参照图3,每个1C芯片122均分为多个区域（也称为模板，template) 124以用于 随后的操作。在本实施例中，每个模板124均具有相等的面积。整个芯片中的模板124的 数目为"N"。模板124分别被称为1、2、3、…、i、…和N。在本实例中，每个模板124均包 括在半导体体衬底120中的矩形或方形区域。数目N可以根据一个或多个因素（诸如，计 算效率）确定。当数目N大时，在后续工艺中的操作可能占用更长的时间完成。当N小时， 在后续工艺中的操作可以占用较少的时间完成，但是可能导致降低的最优化效率。因此，根 据诸如工程师经验和/或先前的处理数据（诸如，在执行方法100中得到的历史数据）的 一个或多个因素适当地选择数目N。
[0039] 参照图4,将要形成在芯片上的1C设计布局限定在各个模板124中。每个模板124 均包括1C设计布局的一部分。根据各个集成电路和相应的1C的设计布局，限定在不同的 模板中的1C设计布局彼此不同。
[0040] 1C设计布局包括设计成和被配置为形成集成电路的一部分的主要部件132。主要 部件是限定将要形成在半导体衬底120上的1C部件（诸如，接触件/通孔）的几何图案。 1C设计布局也包括不具有主要部件的背景区134。在方法100的以下描述中，1C设计布局 用半导体衬底120描述，尽管在方法100的这些操作阶段期间1C设计布局还没有转印至半 导体衬底120。图4中仅示出1C设计布局的一部分。1C设计布局的其他部分可以具有不 同的图案，诸如，包括各个电路部件132和背景区134。
[0041] 参照图5,空间隔离尺寸（简称为隔离距离）"d"是限定围绕主要部件132的禁 区136的参数，在禁区136中不应插入部件（不包括伪部件）。模板124中的1C图案包括 多个主要部件132以及多个相应地围绕主要部件132的禁区136。通过排除主要部件132 和禁区136,半导体衬底中的剩余的区域被限定为用于伪插入的空间块（spaceblock) 138。 1C图案包括主要部件132、禁区136和空间块138。
[0042] 当选择一个隔离距离d时，相应生成一组空间块138并且被称为空间块层（或简 单地称为空间层）。当选择多个隔离距离时，分别产生多个空间层。每个空间层均限定了一 组与限定在其他空间层中的空间块不同的空间块138。在作为参考而结合的上述列出的应 用中描述生成空间层的方法。
[0043] 根据另一个实例在图6中也示出了空间块。模板124中的1C设计布局包括多个 具有相应禁区136的主要部件132。除去主要部件132以及相应禁区136的剩余区域为空 间块138。
[0044] 在各个空间块层中，计算每个模板124的图案密度。因此，每个图案密度可以是模 板和空间块层的函数。在作为参考而结合的上述列出的应用中描述了计算图案密度的方 法。然后计算每个空间块的块伪密度比率r。一块模板中的总图案密度ro指的是各个部件 (包括在该模板中的主要部件和伪部件（将要形成的））的图案密度。总图案密度ro定义 为：
[0045]PD=PD〇+r?PDS (等式 1)
[0046] 此处，PD。是主图案密度，？03是块伪图案密度，并且参数"r"是用于半导体衬底120 的全部模板（1、2、3、…、和N)的块伪密度比率。由于空间块138通常不是全部填充有伪部 件，因此块伪图案密度rojt总图案密度起作用的r?PDs而不是ros。作为块伪密度比率， 参数"r"与填充比率有关。
[0047] 在等式1中，当这些空间块中的每个均被作为伪部件处理时，块伪密度比率"r" 是模板中的