动态可重构高速串行总线时间同步装置的制造方法

文档序号:9974447阅读:483来源:国知局
动态可重构高速串行总线时间同步装置的制造方法
【技术领域】
[0001] 本实用新型涉及一种嵌入式系统总线中的时间同步装置,尤其涉及一种动态可重 构尚速串彳丁总线时间同步装置。
【背景技术】
[0002] 动态可重构高速串行总线(UM-BUS)是针对高可靠嵌入式应用场合所定义的一种 基于M-LVDS的总线型拓扑结构的高速串行总线,如附图1所示,采用总线型拓扑结构,支持 多节点直接互连,最多可使用32条通道并发传输数据。如果某些通道出现故障,总线控制 器可实时地检测出来,将数据动态分配到剩余有效的通道上进行传输,实现动态重构,对通 信故障进行动态容错。
[0003] 如附图3所示,UM-BUS总线采用"命令-应答-确认"三段式通道故障检测算法, 在复位后或出现故障时,对总线通道进行检测,建立一个总线通道健康状态表。通道检测过 程分为三个阶段:①检测命令发送阶段、②检测状态应答阶段和③检测结果确认阶段,每个 阶段分别由检测发起节点或被检测节点发送相应的检测信息包。
[0004] UM-BUS总线采用主从命令应答的通信模式,通过数据包的形式进行信息交互。连 接在总线上的通信节点按功能不同可分为主节点、从节点和监控节点,总线通信过程总是 由主节点发起,从节点响应来完成的。UM-BUS总线支持单主(Signal Master)通信与多主 (Multi Master)通信两种通信模式。在多主模式下,总线上可以存在多个主节点,多个主节 点间采用可变时隙令牌的方式来竞争总线使用权。
[0005] 这种可变时隙令牌的方式要求连接在总线上的各个主节点必须保持严格的时间 同步,此外总线上各节点的同步精度对于系统的实时性也有至关重要的影响。如果在总线 系统中引入公共时钟,虽具有设计简单的优点,但是如果该时钟出现故障就会使得整个系 统崩溃,且同步偏差也会受到众多因素的影响,不能很好的实现总线各节点的同步。

【发明内容】

[0006] 本实用新型的目的在于提供一种动态可重构高速串行总线节点时间同步装置,能 够通过尽可能少的通信带宽开销,实现UM-BUS总线中各个节点间的精确时间同步。
[0007] 为实现上述目的,本实用新型所采用的技术方案为:
[0008] -种动态可重构高速串行总线时间同步装置,其特征在于:包括通道检测控制器、 线路传输延迟时间表、时间同步控制器、时间计数器和总线通道控制器,其中所述通道检测 控制器用于通过在检测信息包中传递检测信息包的发送与接收时间,对通道的线路传输延 迟时间进行测量计算;所述线路传输延迟时间表是按照总线通道及主节点号建立的二维表 格,用来存储通道检测控制器测量计算的通道延迟时间;所述时间同步控制器在时间主节 点中用于发送广播时间码,在从节点中用于接收时间主节点发送的时间广播码,使用线路 传输延迟时间表中的通道传输延迟时间进行修正后,重新设置时间计数器的计数值,进行 总线时间同步;所述时间计数器利用总线节点工作时间进行本地的时间计数;所述总线通 道控制器用于实现动态可重构高速串行总线通道数据通信功能。
[0009] 采用本实用新型的动态可重构高速串行总线时间同步装置,能够对UM-BUS总线 节点进行精确的时间同步。
【附图说明】
[0010] 图1是UM-BUS总线的拓扑结构图;
[0011] 图2是UM-BUS总线协议模型图;
[0012] 图3是UM-BUS总线通道故障检测方法示意图;
[0013] 图4是UM-BUS总线时间同步装置结构图;
[0014] 图5是UM-BUS总线传输延迟测量过程图;
[0015] 图6是传输延迟测量时的三种信息检测包格式;
[0016] 图7是广播时间包格式;
[0017] 图8是UM-BUS时间同步流程图。
【具体实施方式】
[0018] 如图1所示,UM-BUS总线采用基于M-LVDS的多通道智能动态冗余的总线型拓扑 结构,最多支持30个通信节点直接互连,不需要路由或中继设备;使用2~32个通道并发 传输数据,单通道最大通信速率可达200Mbps ;通道如果出现故障,可通过通道动态冗余及 故障重构技术自动屏蔽故障通道,在剩余健康通道上继续通信;采用主从应答的通信方式, 为系统提供远程存储访问及非智能扩展能力。
[0019] 总线上的节点按功能不同可划分为主节点,从节点及监视节点,一次通信过程只 能由主节点发起并且由从节点响应,监视节点用于监视总线上的通信过程。在主节点中选 取一个时钟较为精确的节点设定为时间主节点。节点间通过数据包的形式交互信息。
[0020] UM-BUS总线的通信协议模型如图2所示,从上到下依次为处理层、数据链路层、物 理层,其中处理层负责对整个总线的管理,协议封装和对上层应用接口的转换。数据链路层 又分为传输子层和MAC子层两部分,传输子层根据现存的有效线路对数据进行分组和动态 重构。有效线路的信息由MAC子层通过链路检测提供。物理层是协议的最底层,它为数据 通信提供传输媒体及互连设备,实现了网络的物理连接、完成了串并转换、8b/10b编解码、 时钟同步等功能,为总线提供可靠的通信基础。
[0021] 数据通信时,在发送端,处理层从上层接口获得数据并存储到数据缓冲区,在传输 子层根据MC子层提供的有效线路信息将数据包动态均衡地分配到有效通道上,在物理层 将分组数据包装后经8b/10b编码成比特流发送到链路上。在接收端,物理层将收到的数据 进行时钟同步、8b/10b解码、串并转换后将通道数据解包,然后在传输子层根据MC子层提 供的有效线路信息将数据进行动态组织并存储在数据缓冲区,最后由处理层交给应用层处 理。
[0022] 在复位后,UM-BUS总线上的所有主节点会轮流采用"命令-应答-确认"三段式 通道故障检测算法,对总线通道进行检测,并建立一个总线通道健康状态表。如图3所示, 通道检测过程分为三个阶段:①检测命令发送阶段、②检测状态应答阶段、③检测结果确认 阶段,每个阶段分别由检测发起节点或被检测节点发送相应的检测信息包。出现通信故障 时,通信主节点也会实时启动对目标节点的通道检测过程,根据检测结果,更新总线通道健 康状态表。
[0023] 基于上述UM-BUS总线工作原理,本实用新型的时间同步装置如图4所示,包括通 道检测控制器、线路传输延迟时间表、时间同步控制器、时间计数器和总线通道控制器,置 于UM-BUS总线控制器的数据链路层的MAC子层中。
[0024] 通道检测控制器在UM-BUS总线控制器进行总线通道检测过程中,负责UM-BUS总 线通道检测的检测命令发送、检测状态应答和检测结果确认三个检测过程的检测信息包的 发送与接收。在进行检测信息包传送时,通道检测控制器将节点时间信息如图6所示附加 在检测信息包进行传送,并利用图5所示的算法测量计算通道线路传输的延迟时间。将测 量计算得到的线路延迟时间送给线路传输延迟时间表进行记录。
[0025] 线路传输延迟时间表是一个按照总线通道及主节点号建立的二维表格,每当通道 检测控制器完成一次线路延迟时间测量,就以总线检测检测发起者的节点号和通道号为索 弓丨,将延迟时间记录到线路传输延迟时间表中。当时间同步控制器进行时间同步时,会以时 间主节点的节点号及通道号为索引,从线路传输延迟时间表中读取通道线路延迟时间。
[0026] 对于从节点,时间同步控制器根据总线通道控制器送来的时间同步命令,从线路 传输延迟时间表中读取通道线路延迟时间,用它对总线通道控制器送来的时间码进行修 正。然后,用修正过的时间码重新设置时间计数器的时间计数值。对于时间主节点,时间同 步控制器会定时从时间计数器中取得本地时间,请求总线通道控制器向总线发送图7所示 的广播时间包。
[0027] 时间计数器采用总线节点的工作时钟进行本地时间计数,在总线节点工作过程 中,随时向总线节点提供时间值。由于总线上各个节点的工作时钟存在异步度,各节点的时 间计数器的计数值就会存在误差,该误
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