专利名称：具有电位控制电路的半导体存储器的制作方法
专利说明具有电位控制电路的半导体存储器 [发明领域]本发明涉及半导体存储器，更详细地说，涉及存储单元阵列内的多条导线分别与配置在相邻两个列方向上的多个存储单元连接的半导体存储器。在非易失性半导体存储器中，作为闪速EEPROM一种的NROM(氮化物只读存储器)型闪速EEPROM(以下，称为NROM)受到注意。关于NROM，在美国专利第6011725号及第6201737号中已予报道。
图23是表示现有的非易失性半导体存储器的存储单元阵列结构的电路图。
参照图23，存储单元阵列备有多个非易失性存储单元MC和多条位线BL及多条字线WL。
多条字线WL被分别排列在行方向，多条位线BL被分别排列在列方向。
多个非易失性存储单元MC各自被相应地配置在字线WL与位线BL的交点上。配置在同一行的多个非易失性存储单元MC被串联连接，其栅极被连接在同一字线WL上，位线BL以通过两个邻接的非易失性存储单元MC的连接点的方式排列。
非易失性存储单元MC具有两个存储区L1及L2。
下面，说明对于非易失性存储单元MC的各存储区L1、L2的数据写入工作及读出工作。
图24A～图24D示出了对于非易失性存储单元内的两个存储区的数据写入工作或读出工作。
参照图24A，非易失性存储单元MC的栅极被连接在字线WL上。并且，假定非易失性存储单元MC被连接在位线BL0及BL1上。非易失性存储单元MC在位线BL0一侧具有存储区L1，如图24C所示，在位线BL1一侧具有存储区L2。
首先说明向存储区L1的写入工作。参照图24A，在存储区L1写入数据时，位线BL0的电位维持在写入电位VCCW，位线BL1的电位维持在接地电位GND。其结果是，写入电流Ifw从位线BL0通过非易失性存储单MC流入位线BL1。这时数据被写入存储区L1。向这样的非易失性存储单元MC中的存储区L1的写入工作称为“正写”。
其次说明存储区L1的数据读出工作。参照图24B，在读出存储区L1的数据时，位线BL0的电位维持在接地电位GND，位线BL1的电位维持在读出电位VCCR。其结果是，读出电流Ifr从位线BL1流向位线BL0。这时，存储区L1的数据被读出。把这样的非易失性存储单元MC中的存储区L1的数据的读出工作称为“正读”。
如上所示，在存储区L1，写入工作时的电流流向与读出工作时的电流流向相反。
下面说明向存储区L2的写入工作。参照图24C，在对存储区L2写入数据时，位线BL0的电位维持在接地电位GND，位线BL1的电位维持在写入电位VCCW。其结果是，写入电流Irw从位线BL1流向位线BL0。这时，数据被写入存储区L2。向这样的非易失性存储单元MC中的存储区L2的写入工作称为“反写”。
下面说明存储区L2的数据读出工作。参照图24D，读出存储区L2的数据时，位线BL0的电位维持在读出电位VCCR，位线BL1的电位维持在接地电位GND。其结果是，读出电流Irr从位线BL0流向位线BL1。这时，存储区L2的数据被读出。把这样的非易失性存储单元MC中的存储区L2的数据的读出工作称为“反读”。
如上所示，关于存储区L2，写入工作时的电流流向也与读出动作时的电流流向相反。此外，在对存储区L1写入时和在对存储区L2写入时，在写入工作时电流方向变为相反。读出存储区L1的数据时和读出存储区L2的数据时也同样，电流方向变为相反。
所以，在NROM中的写入工作中，各位线BL的电位控制变得重要。
但是，关于对各位线BL进行电位控制的存储单元阵列的外围电路，在美国专利6011725号及6201737号中没有记载。
并且，在由NROM代表的闪速EEPROM中，位线以扩散位线的形式被形成在半导体衬底的主表面上。
图25是现有的闪速EEPROM的一个平面图。
参照图25，非易失性半导体存储器在列方向排列多条位线BL。多条位线BL是在半导体衬底的主表面上形成的扩散位线。在多条位线BL的上面，在行方向排列多条字线WL。在多条字线WL的上面，在列方向排列多条金属布线ML。多条金属布线ML与多条位线BL对应地排列，对应的金属布线ML和位线BL通过多个接触部分20连接。
图26是沿着图25中的线段A-A的剖面图。
参照图26，在半导体衬底21的主表面上，形成n型扩散区22。该n型扩散区22与图25中所说的位线BL对应。
在半导体衬底21的主表面上，隔开规定的间隔，形成绝缘膜23a～23d。在绝缘膜23a上面形成位线WL1。在绝缘膜23b上面形成位线WL2。在绝缘膜23c上面形成字线WL3。在绝缘膜23d上面形成字线WL4。这些字线WL1～WL4例如用多晶硅形成。
在半导体衬底21的主表面上，在位于n型扩散区22上面的区域和位线WL1～WL4的上面，形成层间绝缘膜24。在层间绝缘膜24上面形成金属布线ML。
在n型扩散区22上面，在位于绝缘膜23b与绝缘膜23c之间的区域，形成接触孔25a、25b。在该接触孔25a及25b的底部，露出n型扩散区22的表面。金属布线ML延伸到接触孔25a及25b的底部，与n型扩散区22连接。
图27是描述具有图23所示的存储单元阵列的非易失性存储单元的写入工作的图。
参照图27，说明对图中的非易失性存储单元MC1的存储区L1写入H电平数据的情况。
选择字线WL1，位线BL0的电位被维持在写入电位VCCW，位线BL2的电位被维持在接地电位GND。因而，在非易失性存储单元MC1中，写入电流Ifw从连接到位线BL1的节点流向连接到位线BL2的节点。其结果是，数据被写入存储区L1。
这时，注意与非易失性存储单元MC1邻接的非易失性存储单元MC0，如果位线BL0的电位比位线BL1的电位低，则变成在非易失性存储单元MC0中流过不需要的电流I1。不需要的电流I1不仅妨碍功耗的降低，而且可能成为引起存储单元阵列误工作的主要原因。
此外，在以NROM为代表的非易失性半导体存储器中，用现有的技术，一次可以写入的存储单元只有1位，也存在生产率低的问题。
而且，含有图26所示剖面图的非易失性半导体存储器存在以下所示问题。
即，在半导体存储器的制造工序中，通常，多条字线WL以规定的间隔形成。但是在必须制作如图26所示的接触孔25a及25b的场合，通常有必要在形成字线WL的区域形成接触孔25a及25b。所以，不能确保多条字线的形状的连续性。
在这种情况下，图26所示的字线WL2及字线WL3的形成有可能变成与其他多条字线WL不同，其结果是，会发生制造分散性。为防止这种制造分散性，如图27所示，有在字线WL2与字线WL3之间形成虚拟字线WLD1及WLD2的方法。在形成这样的虚拟字线的场合，半导体存储器的制造加工稳定性得以确保，但其反面是，存储单元阵列的面积增大了。
另外，通过接触孔25a及25b连接金属布线ML与位线BL，由此可能降低电阻，其导电性由接触孔25a及25b的接触直径决定。并且，接触孔的长度越长，在接触孔的形成过程中因某些因素的影响，引起开口不良的可能性也越大。本发明的目的是提供一种在写入数据时抑制不需要的发生电流的半导体存储器。另外，本发明的另一目的是提供能够提高生产率的半导体存储器。
同样，本发明的另一目的是提供可实现低电阻化位线的半导体存储器。
本发明的再一个目的是提供能够减少存储单元阵列面积的半导体存储器。
本发明的半导体存储器包含多条字线、多条位线、多个存储单元、多条电位供给线及电位供给电路。多条字线排列在行方向。多条位线排列在列方向。多个存储单元配置在行方向及列方向。多条电位供给线各自连接多条位线中对应的多条位线。电位控制电路通过多条电位供给线供给与多条位线对应的多个规定电位。被配置在行方向的多个存储单元串联连接，其栅极与被排列在该行方向上的字线连接，多条位线分别连接配置在相邻的两个列方向上的多个存储单元。
因此，即使以相邻的存储单元共有位线的存储单元阵列结构也能够对选择的存储单元进行写入或读出工作。
本发明的半导体存储器含有多个存储单元阵列块和多个电位控制电路。多个存储单元阵列块被配置在列方向。多个电位控制电路对应于多个存储单元阵列块配置在列方向。多个存储单元阵列块中的各个块都含有被排列在行方向的多条字线、被排列在列方向的多条位线，以及被配置在行方向及列方向上的多个存储单元，被配置在行方向上的多个存储单元串联连接，其栅极连接排列在该行方向上的字线，多条位线分别连接配置在相邻的两个列方向上的多个存储单元，电位控制电路在对应的存储单元阵列块内的多条位线中，对被连接在所选择的存储单元上的第一位线供给第一规定电位，对第二位线供给第二规定电位，与电位控制电路邻接的另一电位控制电路对于对应存储单元阵列块内的第一位线供给第二规定电位，对第二位线供给第一规定电位。
由此，对于多个存储单元同时进行写入读出工作变为可能。所以生产率提高。并且，能够防止在被选择的存储单元之间有不需要的电流流过。
本发明的半导体存储器是包含具有主表面的第一导电型半导体衬底和存储单元阵列的半导体存储器，存储单元阵列含有多个第二导电型导电层、多条字线、多条导线、多个存储单元，以及多个打桩部。多个第二导电型导电层被形成在半导体衬底的主表面上，排列在列方向。多条字线被排列在行方向。多个导线被形成在字线的上层，排列在列方向，各自含有多条导线部分。多个存储单元对应地配置在字线与导线的交点上。多个打桩部被形成在导电层上。多个打桩部中的每个都含有在半导体衬底的主表面上的、在导电层上形成的第二导电层和在第二导电层与导线部分之间形成的多个接触部。
因此，以现有的半导体存储器制造工序不能确保多条字线的形状的连续性，但通过插入打桩部能够确保字线形状的连续性。所以，没有必要形成虚拟字线等。同样，因为打桩部在半导体衬底的主表面上形成的扩散导线上形成，所以能够降低电阻。进而，由于打桩部的存在，可以把接触孔的长度做得比现有的短，从而在制造过程中发生接触孔开口不良的可能性大幅度减少，制造分散性减少。另外，因为接触的长度可以缩短，及因打桩部的存在而成为低电阻，所以，接触的形状能减小，其结果是，布局裕量扩大。从而，与现有的相比，在同样的区域能够制成多个接触。因而，即使在同一区域制成的接触中的一个因某些因素的影响而发生开口不良时，用其他接触也能够确保开口。其结果是，可以提高成品率。
在本发明的非易失性半导体存储器中，能够多个并行存取，因而数据的写入及读出工作的速度提高。并且，对于与连接到被选择的存储单元的位线邻接的位线，也维持与连接到存储单元的位线相同的电位。于是，被选择的位线上的不需要的充放电电流也能大幅度减少，并缩短了数据写入工作及读出工作所须的时间。另外，通过在存储单元阵列之外设置电位供给线，能够缩小存储单元阵列的面积。
同样，在本发明的半导体存储器的制造工序中，通过在规定的字线间形成打桩部，能够确保字线形状的连续性。因而，没有必要形成虚拟字线等。并且，因为打桩部在形成于半导体衬底的主表面上的扩散位线上形成，所以能够降低电阻。
同样，根据本发明的实施例的半导体存储器，能够缩短在存储单元阵列中的扩散位线之间的距离。其结果是，能够减少存储单元阵列的面积。
图1是表示本发明实施例1的非易失性半导体存储器的总体结构的概略框图。
图2是表示图1中的存储单元阵列及电位控制电路的详细结构的框图。
图3是表示图2中的存储单元阵列块及电位控制电路的详细结构的框图。
图4是表示排列8条电位供给线时的存储单元阵列块、位线选择电路和供给电路的详细结构的框图。
图5是图4所示的非易失性半导体存储器的读出工作的说明图。
图6是表示排列6条电位供给线时的电位控制电路的结构的电路图。
图7是表示本发明实施例2的电位控制电路的结构的电路图。
图8是表示实施例1所示的存储单元阵列12的结构的一个平面图。
图9是图8中的线段B-B处的剖面结构原理图。
图10是图8中的线段C-C处的剖面结构原理图。
图11A～图17C是为说明本发明实施例3的半导体存储器的制造工序的第1至第7工序的一个平面图及剖面图。
图18是现有的半导体存储器的一个平面图。
图19是本发明实施例4的非易失性半导体存储器的一个平面图。
图20是表示在具有图7所示结构的半导体存储器中配置金属线时的一例的一个平面图。
图21是表示把各扩散位线上的区域分为4部分时的金属线配置方法的半导体存储器的一个平面图。
图22是表示在半导体存储器的存储单元阵列内的金属线配置的另一例的一个平面图。
图23是表示现有的非易失性半导体存储器的存储单元阵列结构的电路图。
图24A～24D是表示对非易失性存储单元内的两个存储区进行数据的写入工作及读出工作的示意图。
图25是现有的闪速EEPROM的一个平面图。
图26是图25中的线段A-A处的剖面图。
图27是具有图23的存储单元阵列的非易失性存储单元的写入工作的说明图。参照附图详细说明本发明的实施例。另外，对图中同一部分或相当的部分均标以相同符号，不对其进行重复说明。图1是表示本发明实施例1的非易失性半导体存储器的总体结构的概略框图。
参照图1，非易失性半导体存储器1含有地址信号输入端2、数据信号端3、控制信号输入端4、地址输入缓冲器5、数据输入输出缓冲器6、控制信号缓冲器7、控制电路8、电位控制电路10、行译码器11和存储单元阵列12。
地址输入缓冲器5接收从地址信号输入端2输入的外部地址信号，输出外部地址信号A0～An。数据输入输出缓冲器6通过数据信号端3与外部进行数据的接收与发送。
控制信号缓冲器7接收从控制信号输入端4输入的外部控制信号，输出内部控制信号。控制电路8接收从控制信号缓冲器7输出的内部控制信号，输出用于控制全部存储单元阵列12的各种信号。
存储单元阵列12含有从MA0至Man的多个存储单元阵列块。各存储单元阵列块MA含有排列在行方向的多条字线和排列在列方向的多条位线，以及被排列成行列形状的多个非易失性存储单元。
行译码器11接收从地址输入缓冲器5输出的内部地址信号A0至An，选择存储单元阵列12内的字线。
电位控制电路10接收内部地址信号A0至An，在写入工作或读出工作时选择存储单元阵列12内的多条位线。
图2是表示图1中的存储单元阵列12及电位控制电路10的详细结构的框图。
参照图2，电位控制电路10含有对应于多个存储单元阵列块MA的多个位线选择电路BS及多个供给电路SU。位线选择电路BS0和供给电路SU0与存储单元阵列块MA0对应地配置。位线选择电路BS0在写入工作时或读出工作时选择存储单元阵列块MA0内的多条位线。供给电路SU0连接多条电位供给线HBL。供给电路SU0通过电位供给线HBL对由位线选择电路BS0选择的多条位线供给规定的电位。
同样，位线选择电路BS1及供给电路SU1与存储单元阵列块MA1对应地配置。并且，位线选择电路BS2及供给电路SU2与存储单元阵列块MA2对应地配置。位线选择电路BSn及供给电路SUn与存储单元阵列块MAn对应地配置。
图3是表示图2中的存储单元阵列块MA0和存储单元阵列块MA1及电位控制电路10的详细结构的框图。
参照图3，存储单元阵列MA0含有被配置在行方向的字线WL和被配置在列方向的位线BL0～BL5。并且，存储单元阵列块MA0含有多个非易失性存储单元MC0～MC4。
非易失性存储单元MC0被连接在位线BL0与位线BL1之间，其栅极与字线WL连接。存储单元MC1被连接在位线BL1与BL2之间，其栅极与字线WL连接。同样，存储单元MC3被连接在位线BL3与BL4之间，存储单元MC4被连接在位线BL4与BL5之间，存储单元MC2～MC4的栅极分别与字线WL连接。
电位控制电路10含有与存储单元阵列块MA0对应地配置的供给电路SU0和位线选择电路BS0及与存储单元阵列块MA1对应地配置的供给电路SU1和位线选择电路BS1。
供给电路SU0对电位供给线HBL1～HBL4供给规定的电位。电位供给线HBL1～HBL4与字线WL平行排列。
位线选择电路BS0含有多个开关电路SW0～SW5及控制多个开关电路SW0～SW5用的开关控制电路30。
开关控制电路30接收内部地址信号A0～An，选择处于导通状态的开关电路。
开关电路SW0被连接在位线BL0与电位供给线HBL1之间。开关电路SW1被连接在位线BL1与电位供给线HBL4之间。开关电路SW2被连接在位线BL2与电位供给线HBL3之间。开关电路SW3被连接在位线BL3与电位供给线HBL2之间。开关电路SW4被连接在位线BL4与电位供给线HBL1之间。开关电路SW5被连接在位线BL5与电位供给线HBL4之间。开关电路SW0～SW5的栅极共同被连接在开关控制电路上。
存储单元阵列块MA1含有字线WL、多条位线BL6～BL11，以及多个非易失性存储单元MC6～MC10。字线WL是与配置在存储单元阵列块MA0上的字线WL同样的字线。存储单元MC6被连接在位线BL6与位线BL7之间。存储单元MC7被连接在位线BL7与位线BL8之间。存储单元MC8被连接在位线BL8与位线BL9之间。存储单元MC9被连接在位线BL9与位线BL10之间。存储单元MC10被连接在位线BL10与位线BL11之间。从存储单元MC6到MC10的这些多个存储单元的栅极都被连接在字线WL上。
供给电路SU1对电位供给线HBL11～HBL14供给规定的电位。
位线选择电路BS1含有多个开关电路SW6～SW11和控制开关电路SW6～SW11的开关控制电路31。
开关控制电路31接收内部地址信号A0～An，选择处于导通状态的开关电路。
开关电路SW6被连接在位线BL6与电位供给线HBL14之间。开关电路SW7被连接在位线BL7与电位供给线HBL11之间。开关电路SW8被连接在位线BL8与电位供给线HBL12之间。开关电路SW9被连接在位线BL9与电位供给线HBL13之间。开关电路SW10被连接在位线BL10与电位供给线HBL14之间。开关电路SW11被连接在位线BL11与电位供给线HBL11之间。这些开关电路SW6～SW11的栅极都被连接在控制电路31上。
如上所示，如果比较位线选择电路BS0和BS1，则位线选择电路内的多个开关电路与多条电位供给线的连接关系以存储单元阵列块之间为界而形成对称。
另外，在存储单元阵列块MA0与MA1之间配置虚拟存储单元DMC。虚拟存储单元DMC被连接在位线BL5与位线BL6之间，其栅极被连接在字线WL上。虚拟存储单元DMC是对数据存储没有贡献的存储单元。因而，既使不把虚拟存储单元插入存储单元阵列块之间也不影响数据的写入与读出。但是，在存储单元阵列块之间完全分离的情况下，在半导体存储器的制造工序中，位于各存储单元阵列块端部的存储单元的形状是不稳定的。因此，通过插入虚拟存储单元DMC能够提高各存储单元阵列块的端部的加工稳定性。
以下说明示出以上电路结构的非易失性半导体存储器的写入工作。
图3说明在存储单元阵列块MA0内的存储单元MC2的存储区域L1存储H电平数据，并且，在存储单元阵列块MA1内的存储单元MC8的存储区L2存储H电平数据的情况。
这时，位线选择电路BS0内的开关控制电路30输出H电平信号到开关电路SW1～SW4。其结果是，开关电路SW1～SW4被导通。因而，位线BL1被连接在电位供给线HBL4上，位线BL2被连接在电位供给线HBL3上，位线BL3被连接在电位供给线HBL2上，位线BL4被连接在电位供给线HBL1上。
同样，位线选择电路BS1内的开关控制电路31输出H电平信号到开关电路SW7～SW10。其结果是，开关电路SW7～SW10导通。因而，位线BL7被连接在电位供给线HBL11上，位线BL8被连接在电位供给线HBL12上，位线BL9被连接在电位供给线HBL13上，位线BL10被连接在电位供给线HBL14上。
为在存储单元MC2的存储区L1存储H电平的数据，供给电路SU0对电位供给线HBL1至HBL4供给规定的电位。具体地说，对电位供给线HBL3供给写入电位VCCW，对电位供给线HBL2供给接地电位GND。因此，被连接在电位供给线HBL3上的位线BL2的电位被维持在写入电位VCCW，被连接在电位供给线HBL2上的位线BL3的电位被维持在接地电位GND。因此，电流从存储单元MC2的位线BL2一侧流向位线BL3一侧。由此，存储单元MC的存储区L1能够存储H电平的数据。
进而，为使邻接存储单元MC2的存储单元MC1及MC3不流过多余的电流，供给电路SU0分别对电位供给线HBL4供给写入电位VCCW，对电位供给线HBL1供给接地电位GND。由此，被连接在存储单元MC1上的位线BL1及位线BL2一起将其电位维持在写入电位VCCW。因此，在存储单元MC1中没有不产生电位差的电流流过。同样，被连接在存储单元MC3上的位线BL3及位线BL4一起维持在接地电位GND。其结果是，存储单元MC3上没有电流流过。再者，因为开关电路SW0及SW5被关断，所以位线BL0及位线BL5成为浮置状态。
同样，为在存储单元MC8的存储区L2写入H电平的数据，供给电路SU1对电位供给线HBL11至HBL14供给规定的电位。
具体地说，对电位供给线HBL12供给接地电位GND，对电位供给线HBL13供给写入电位VCCW。其结果是，被连接在存储单元MC8上的位线BL9维持在写入电位VCCW，位线BL8维持在接地电位GND。因此，在存储单元MC8中，电流从位线BL9一侧流向位线BL8一侧。H电平的数据被存储在存储区L2中。
进而，供给电路SU1对电位供给线HBL11供给接地电位GND，对电位供给线HBL14供给写入电位VCCW。其结果是，被连接在存储单元MC7上的位线BL7维持在接地电位GND，位线BL8也维持在接地电位GND。因此，在存储单元MC7中没有电流流过。同样，被连接在存储单元MC9上的位线BL10维持在写入电位VCCW，位线BL9也维持在写入电位VCCW。其结果是，在存储单元MC9中也没有电流流过。根据以上结果，没有数据被误写入邻接存储单元MC8的存储单元中的情形。并且，因为开关电路SW6及SW11被关断，所以位线BL6及BL11成为浮置状态。
这里，如果注意存储单元阵列块MA0与MA1之间的边界附近，则位线BL5及BL6是浮置状态，位线BL14及位线BL17都维持在接地电位GND。其结果是，在存储单元阵列块MA0与MA1之间的边界附近，双方之间的电位差的发生受到抑制。并且，在记录数据的存储单元MC2与MC8之间，插入多个存储单元MC3、MC4、MC6、MC7和虚拟存储单元DMC。其结果是，MC2与MC8之间的总电阻变大。所以，因在各个块的存储单元中存储数据而在各存储块之间发生的贯通电流变得非常小，写入工作的误动作能够防止。
还有，在图3的存储单元阵列块中，示出了在行方向排列多个存储单元阵列的块，但即使在行方向及列方向配置多个存储单元阵列也没有关系。并且，在各存储单元阵列块内的字线及位线的条数未被限定。并且，在图3中，供给电路输出规定电位的电位供给线是4条，然而也可以存在4条以上的电位供给线。
图4是表示电位供给线排列8条的场合的存储单元阵列块MA0和MA1及位线选择电路BS0、BS1和供给电路SU0的详细结构的框图。
参照图4，存储单元阵列块MA0包含多条字线WL1～WL3和多条位线BL1～BL5。字线WL1～WL3被排列在行方向上，位线BL1～BL5被排列在列方向上。存储单元阵列块MA0对应于各字线与位线的交点配置多个存储单元MC。还有，在图4中示出的存储单元阵列块MA0是3条字线和5条位线，但还含有图中未示出的字线和位线。
位线选择电路BS0内的供给电路SU0包含写入电位供给电路41、读出电位供给电路42及读出放大器43。写入电位供给电路41对电位供给线HBL1至HBL8供给规定的电位。写入电位供给电路41接收地址信号AC1～AC3、正向信号FWD和反向信号REV，以及写入信号WRITE，对电位供给线HBL1～HBL8供给规定的电位。
这里，地址信号AC1～AC3是低3位的地址信号。也就是说，地址信号AC1是最低位的地址信号。地址信号AC2是低2位的地址信号。地址信号AC3是低3位的地址信号。
正向信号FWD是正向写或正向读时从控制电路8输出的控制信号。同样，反向信号REV是反向写或反向读时从控制电路8输出的信号。写入信号WRITE是写入工作时从控制电路8输出的信号。
读出电位供给电路42在读出工作时对电位供给线HBL1～HBL8供给规定的电位。读出电位供给电路42接收地址信号AC1至AC3、正向信号FWD、反向信号REV及读出信号READ，对各电位供给线供给规定的电位。这里，读出信号READ是读出工作时从控制电路8输出的信号。
开关控制电路30包含译码器DC1和图中未示出的多个译码器，以及逻辑门50和图中未示出的多个逻辑门。
译码器DC1与传递地址信号的多个地址信号线AL0～ALn中的规定的地址信号线连接。译码器DC1接收规定的内部地址信号An和邻接逻辑门50的图中未示出的逻辑门的输出信号，输出译码信号。被输出的译码信号被输入到后述的开关电路SW2～SW5以及逻辑门50。
逻辑门50接收译码器DC1的输出信号和地址信号AC2，把AND逻辑运算结果输出到邻接译码器DC1的图中未示出的译码器。
位线选择电路BS0还包含开关电路SW1～SW5。开关电路SW2～SW5的栅极与译码器DC1的输出端连接。同样，开关电路SW1的栅极被连接在邻接译码器DC1的图中未示出的译码器的输出端上。开关电路SW1被连接在位线BL1与电位供给线HBL5之间。同样，开关电路SW2被连接在位线BL2与电位供给线HBL4之间。开关电路SW3被连接在位线BL3与电位供给线HBL3之间。开关电路SW4被连接在位线BL4与电位供给线HBL2之间。开关电路SW5被连接在位线BL5与电位供给线HBL1之间。并且，关于电位供给线HBL6至HBL8，也与图中未示出的对应的开关电路连接。
关于存储单元阵列块MA1及位线选择电路BS1的结构，也与存储单元阵列块MA0及位线选择电路BS0的结构相同。另外，与存储单元阵列块MA1对应的图中未示出的供给电路，对电位供给线BL11～HBL18供给规定的电位。并且，因为对电位供给线BL11～HBL18供给电位的供给电路的结构与供给电路SU0相同，所以其说明不再重复。
存储单元阵列块MA1包含位线BL6～BL11和字线WL1～WL3。
存储单元阵列块MA1对应于各字线与各位线的交点配置多个非易失性存储单元MC。
位线选择电路BS1包含多个开关电路SW6～SW11、译码器DC2和DC3，以及逻辑门51和52。
开关电路SW6被连接在位线BL6与电位供给线HBL11之间。开关电路SW7被连接在位线BL7与电位供给线HBL12之间。开关电路SW8被连接在位线BL8与电位供给线HBL13之间。同样，开关电路SW9被连接在位线BL9与电位供给线HBL14之间。开关电路SW10被连接在位线BL10与电位供给线HBL15之间。开关电路SW11被连接在位线BL11与电位供给线HBL16之间。另外，关于电位供给线HBL17至HBL18，也与对应的图中未示出的开关电路连接。
开关电路SW6至SW9的栅极与译码器DC2的输出端连接。同样，开关电路SW10及SW11的栅极与译码器DC3的输出端连接。
逻辑门51接收译码器DC2的输出信号和地址信号AC1，把AND逻辑运算结果输出到译码器DC3。同样，逻辑门52接收译码器DC3的输出信号和地址信号AC2，把AND逻辑运算结果输出到译码器DC2。
译码器DC2接收规定的内部地址信号An和逻辑门52的输出信号，输出译码信号。译码器DC3接收规定的地址信号和逻辑门51的输出信号，输出译码信号。
在以上说明的位线选择电路的结构中，1个译码器控制4个开关电路。并且，多条电位供给线和多条位线的连接关系，是通过多个开关电路把8条连接了的位线作为一个单位，与各单位内的多条位线中的每一条对应，连接各电位供给线。
例如，具体地说，在电位供给线HBL11～HBL8被配置在存储单元阵列块MA0上的半导体存储器中，假定位线BL1对应地被连接到电位供给线HBL1上，则位线BL2对应地被连接到电位供给线HBL2上。在这种情况下，对于1条电位供给线HBLn(n是自然数)，连接存储单元阵列块MA0内的多条位线BL8m+n(m是自然数)。因为写入电位供给电路及读出电位供给电路通过多条电位供给线HBL对多条位线BL供给电位，所以写入电位供给电路及读出电位供给电路的电路结构能够简化。这是因为写入电位供给电路及读出电位供给电路没有必要控制每一位线BL的电位的缘故。即，写入电位供给电路及读出电位供给电路如果响应于被输入的地址信号，控制条数比位线BL数少的多条电位供给线HBL的每一条的电位，则各位线BL的电位能够得到控制。
并且，在存储单元阵列块MA0与MA1之间，虚拟存储单元DMC1至DMC3被配置在列方向上。
以下，说明示出以上电路结构的非易失性半导体存储器的写入工作。
在图4中，描述在存储单元阵列块MA0的存储单元MC10的存储区L1写入H电平的数据，在存储单元阵列块MA1的存储单元MA20的存储区L2写入H电平数据的情况。
首先，位线选择电路BS0内的译码器DC1接收规定的地址信号，把输出的译码信号激活为H电平。同样，位线选择电路BS1内的译码器DC2也接收规定的内部地址信号，将输出的译码信号激活为H电平。另外，这时，从译码器DC3输出的译码信号还是原来的L电平。
在位线选择电路BS0内接收从译码器DC1输出的H电平的译码信号，开关电路SW2至SW5被导通。其结果是，位线BL2被连接在电位供给线HBL4上，位线BL3被连接在电位供给线HBL3上，位线BL4被连接在电位供给线HBL2上，位线BL5被连接在电位供给线HBL1上。
同样，在位线选择电路BS1内也接收从译码器DC2输出的译码信号，开关电路SW6至SW9被导通。其结果是，位线BL6被连接在电位供给线HBL11上，位线BL7被连接在电位供给线HBL12上，位线BL8被连接在电位供给线HBL13上，位线BL9被连接在电位供给线HBL14上。
其次，供给电路SU0内的写入电位供给电路41对各电位供给线供给规定的电位。具体地说，写入电位供给电路41对电位供给线HBL1及HBL2供给接地电位GND，对电位供给线HBL3及HBL4供给写入电位VCCW。还对除此之外的电位供给线HBL5至HBL8供给浮置电位。
其结果是，位线BL2及位线BL3被维持为写入电位VCCW，位线BL4及位线BL5被维持为接地电位GND。因此，如果字线WL1被选择，则在存储单元MC10中电流从位线BL3一侧流向位线BL4一侧，H电平的数据被存储到存储区L1。这时，位线BL2的电位还被维持在写入电位VCCW。因此，在与位线BL2及BL3连接、并邻接存储单元MC10的存储单元MC中没有电流流过。同样，位线BL5的电位被维持为接地电位GND。因此，在与位线BL4及BL5连接、并与存储单元MC10邻接的存储单元MC中没有电流流过。
另一方面，在存储单元阵列块MA1中，由于图中未示出的写入电位供给电路的作用，电位供给线HBL11及HBL12被维持为接地电位GND，电位供给线HBL13及HBL14被维持为写入电位VCCW。除此以外的电位供给线HBL15至HBL18成为浮置状态。因此，位线BL8及BL9被维持为写入电位VCCW，位线BL6及位线BL7被维持为接地电位GND。
根据以上结果，如果字线WL1被选择，则电流从存储单元MC20的位线BL8一侧流向位线BL7一侧，H电平的数据被存储在存储区L2。并且，邻接存储单元MC20的存储单元的两端分别成为被维持在写入电位VCCW或接地电位GND，其结果是没有电流流过该存储单元。
根据以上的工作，对于规定的存储单元进行写入工作成为可能，并且，对邻接的存储单元没有电流流过。
接下来，说明在图4所示电路结构的半导体存储器中的读出工作。
图5是用于说明图4所示的非易失性半导体存储器的读出工作的图。
参照图5，在读出工作时位线选择电路BS0及BS1中的各译码器DC1至DC3及开关电路SW1至SW10的工作，与写入工作时的工作相同，所以不再重复其说明。
在读出工作时，读出信号READ被激活，所以供给电路SU0内的读出电位供给电路42对各电位供给线HBL1至HBL8供给电位。另外，这时因为写入信号WRITE成为L电平，所以写入电位供给电路41不工作。
读出存储单元MC10内的存储区L1中的数据时，读出电位供给电路42对电位供给线HBL1及HBL2供给读出电位VCCR，对电位供给线HBL3及HBL4供给接地电位GND。对其他电位供给线HBL5至HBL8供给浮置电位。
其结果是，位线BL2及位线BL3被维持在接地电位GND，位线BL4及位线BL5被维持在读出电位VCCR。因此，在存储单元MC10中电流从位线BL4一侧流向位线BL3一侧，存储区L1的数据被读出。
另外，存储单元MC10的存储区L1的数据读出是，读出放大器43接收电位供给线HBL3中流过的电流，通过用读出放大器43放大其信号进行读出工作。并且，位线BL2及BL3的电位被维持为接地电位GND，位线BL4及BL5的电位被维持为读出电位VCCR。其结果是，在邻接存储单元阵列MC10的存储单元中没有电流流过。
关于存储单元阵列块MA1的存储单元MC20的存储区L2的数据读出工作也是同样的。
这时，对电位供给线HBL11及HBL12供给读出电位VCCR，对电位供给线HBL13及HBL14供给接地电位GND。另外，其他电位供给线HBL15至HBL18被维持在浮置状态。因此，位线BL6及BL7被维持在读出电位VCCR，位线BL8及BL9被维持在接地电位GND。由于以上的结果，在存储单元MC20，电流从位线BL7一侧流向位线BL8一侧，存储区L2的数据被读出。另外，邻接存储单元MC20的两端的存储单元的两端被维持在读出电位VCCR或接地电位GND，所以没有电流流过。
根据以上的工作，在各存储单元阵列块选择存储单元的同时，写入工作及读出工作成为可能。
在图4及图5示出了电位供给线为8条的情况的存储单元阵列块及电位控制电路的结构，但在电位供给线为6条的场合也能够进行同样的工作。
图6是表示电位供给线为6条的情况的电位控制电路的结构的电路图。
参照图6，因为存储单元阵列块MA0及MA1的结构与图4相同，所以不重复其说明。
位线选择电路BS0含有开关控制电路32和多个开关电路SW21至SW25。另外，供给电路SU10含有写入电位供给电路44、读出电位供给电路45以及读出放大器43。
写入电位供给电路44及读出电位供给电路45在写入工作或读出工作时，对6条电位供给线HBL21至HBL26供给规定的电位。关于其他结构，与写入电位供给电路41和读出电位供给电路42是相同的。
开关控制电路32含有多个译码器。译码器DC10接收来自多个内部地址信号线AL0至ALn的规定的内部地址信号和从邻接译码器DC9及DC11输出的译码信号，将译码信号输出到开关电路SW22及SW23的栅极和作为邻接的译码器DC9及译码器DC11。译码器DC9接收规定的内部地址信号和来自邻接的译码器的译码信号，对邻接的译码器、对应开关电路SW21及图中未示出的开关电路输出译码信号。译码器DC11接收规定的地址信号，将译码信号输出到开关电路SW24、SW25和译码器DC10。
例如，在开关控制电路32内的译码器DC10被选择的场合，其邻接的译码器DC9及DC11也输出H电平的译码信号。
开关电路SW21被连接在位线BL1与电位供给线HBL25之间。开关电路SW22被连接在位线BL2与电位供给线HBL24之间。开关电路SW23被连接在位线BL3与电位供给线HBL23之间。开关电路SW24被连接在位线BL4与电位供给线HBL22之间。开关电路SW25被连接在位线BL5与电位供给线HBL21之间。另外，开关电路SW21的栅极被连接在译码器DC9的输出端，开关电路SW22及SW23的栅极被连接在译码器DC10的输出端，开关电路SW24及SW25的栅极被连接在译码器DC11的输出端。
关于开关控制电路33的结构，也与开关控制电路32相同。开关控制电路33含有多个译码器和多个开关电路SW22至SW31。译码器DC12接收译码器DC13的输出信号和规定的地址信号，输出译码信号。译码器DC13接收译码器DC12的输出信号、译码器DC14的输出信号及规定的地址信号，输出译码信号。译码器DC14接收译码器DC13的输出信号、从与图中未示出的译码器DC14邻接的译码器输出的信号及规定的地址信号，输出译码信号。
例如，在开关控制电路33内译码器DC13被选择的场合，从与译码器DC13邻接的译码器DC12及译码器DC14输出的信号也成为H电平。
开关电路SW26被连接在位线BL6与电位供给线HBL31之间。开关电路SW27被连接在位线BL7与电位供给线HBL32之间。开关电路SW28被连接在位线BL8与电位供给线HBL33之间。开关电路SW29被连接在位线BL9与电位供给线HBL34之间。开关电路SW30被连接在位线BL10与电位供给线HBL35之间。开关电路SW31被连接在位线BL11与电位供给线HBL36之间。
另外，开关电路SW26及开关电路SW27的栅极被连接在译码器DC12的输出端，开关电路SW28及开关电路SW29的栅极被连接在译码器DC13的输出端。并且，开关电路SW30及SW31的栅极被连接在译码器DC14的输出端。另外，电位供给线HBL31至HBL36接收来自图中未示出的供给电路的电位供给。
以下说明示出以上结构的非易失性半导体存储器的写入动作。
在图6中，在存储单元阵列块MA0内的存储单元MC10的存储区L1和存储单元阵列块MA1内的存储单元MC20的存储区L2存储H电平数据的场合，在开关控制电路32内译码器DC11被选择。其结果是，从译码器DC11输出的译码信号和从译码器DC10输出的译码信号成为H电平。因此，开关电路SW22至SW25被导通。
同样，在开关控制电路33内译码器DC12被选择。其结果是，从译码器DC12输出的译码信号和从译码器DC13输出的译码信号成为H电平。因此，开关电路SW26至SW29被导通。
这时，在供给电路SU10内，接收H电平的写入信号WRITE的写入电位供给电路44进行工作。并且，这时因为读出电位供给电路45接收L电平的读出信号READ，所以其工作停止。
写入电位供给电路44接收地址信号AC1～AC3，对电位供给线HBL23及HBL24供给写入电位VCCW，对电位供给线HBL21及HBL22供给接地电位GND。写入电位供给电路44对电位供给线HBL25及HBL26供给浮置电位。其结果是，位线BL2及位线BL3被维持在写入电位VCCW，位线BL4及位线BL5被维持在接地电位GND。
由于以上结果，利用字线WL1被选择，H电平的数据被存储到存储单元MC10内的存储区L1。并且，存储单元MC10的邻接存储单元因在其存储单元的两端未产生电位差，所以没有电流流过。
同样，利用图中未示出的供给电路，对电位供给线HBL31及HBL32供给接地电位GND，对电位供给线HBL33及HBL34供给写入电位VCCW。其他电位供给线HBL35及HBL36成为浮置状态。其结果是，位线BL6及BL7被维持在接地电位，位线BL8及BL9被维持在写入电位VCCW。因此，H电平的数据被存储到存储单元阵列块MA1内的存储单元MC20的存储区L2中。另外，这时与存储单元MC20邻接的存储单元中没有电流流过。
另外，关于读出工作，开关控制电路32及33也显示了与同样的写入工作时相同的工作。
根据以上工作，即使在电位供给线为6条的情况下，在不同的存储单元阵列块内的存储单元进行写入读出工作成为可能。
具有以上结构的半导体存储器使多个存储单元的并行存取成为可能，写入工作及读出工作的速度得到提高。
同样，关于与被连接在被选择的存储单元上的位线相邻接的位线，由于与被连接在存储单元上的位线维持相同电位，使得被选择的位线上不需要的充放电电流也能大幅度减少。因此，写入工作及读在动作所费的时间被缩短。
同样，通过把电位供给线设置在存储单元阵列之外，可以缩小存储单元阵列的面积。在实施例1中，描述了被连接在供给电路上的多条电位供给线与字线平行排列情况下的非易失性半导体存储器的结构。同样，通过把电位供给线与位线平行排列也能够对选择的存储单元进行写入工作、读出工作。
图7是表示本发明的实施例2的电位控制电路的结构的电路图。
参照图7，存储单元阵列块MA0含有多条位线BL1～BL11。位线和字线与存储单元MC的连接关系与图4中的存储单元阵列块MA0或MA1相同。
位线选择电路BS0含有开关控制电路34和多个开关电路SW41～SW56。
供给电路SU11含有写入电位供给电路46和读出电位供给电路47及读出放大器43和译码器DC30。
写入电位供给电路46接收地址信号AC1、AC2、正向信号FWD、反向信号REV及写入信号WRITE，对电位供给线LA及LB供给规定的电位。读出电位供给电路47接收地址信号AC1、AC2、正向信号FWD、反向信号REV及读出信号READ，并在读出工作时对电位供给线LA及LB供给规定的电位。
开关控制电路34含有多个译码器DC20～DC24和多个逻辑门61～70。
译码器DC20接收在多条内部地址信号线AL0～A1n上传递的内部地址信号中规定的内部地址信号和逻辑门62的输出信号，并将译码信号输出到开关电路SW41和逻辑门61。逻辑门61接收从译码器DC20输出的译码信号和地址信号AC1，输出AND逻辑运算结果。
译码器DC21接收规定的地址信号和逻辑门61的输出信号，并输出译码信号到开关电路SW42和逻辑门62。逻辑门62接收从译码器DC21输出的译码信号和地址信号AC2，并将AND逻辑运算结果输出到译码器DC20。逻辑门63接收译码器DC21的译码信号和地址信号AC1，并把AND逻辑运算结果输出到译码器DC22。
译码器DC22接收规定的内部地址信号和逻辑门63的输出信号及逻辑门66的输出信号，把译码信号输出到逻辑门64、65及开关电路SW43。逻辑门64接收译码器DC22的译码信号和地址信号AC2，并将AND逻辑运算结果输出到译码器DC21。逻辑门65接收译码器DC22的输出信号和地址信号AC1，并把AND逻辑运算结果输出到译码器DC23。
译码器DC23接收规定的内部地址信号、逻辑门65的输出信号及逻辑门68的输出信号，把译码信号输出到逻辑门66和67及开关电路SW44。译码器DC24接收规定的地址信号、逻辑门67的输出信号及逻辑门70的输出信号，把译码信号输出到逻辑门68和69及开关电路SW45。
根据以上结构，开关控制电路34内的多个译码器中的任意译码器工作时，邻接该译码器的两个译码器也同时工作。具体地说，在译码器DC21被激活的情况下，邻接译码器DC21的译码器DC20及DC22也同时工作。
开关电路SW41被连接在主位线MB0与电位供给线LB之间，其栅极接收从译码器DC20输出的译码信号。开关电路SW42被连接在主位线MB1与电位供给线LA之间，其栅极接收译码器DC21的译码信号。开关电路SW43被连接在主位线MB2与电位供给线LB之间，其栅极接收译码器DC22的译码信号。开关电路SW44被连接在主位线MB3与电位供给线LA之间，其栅极接收译码器DC23的译码信号。开关电路SW45被连接在主位线MB4与电位供给线LB之间，其栅极接收译码器DC24的译码信号。另外，多条主位线MB0至MB4与存储单元阵列块MA0内的多条位线BL1～BL11并行排列。
供给电路SU11内的译码器DC30被连接在多条开关选择线SW1～SW14上，开关选择线SW1～SW14与电位供给线LA及LB并行排列。译码器DC30接收地址信号AC1及AC2，选择开关选择线SW1～SW14中的某一条。
开关电路SW46被连接在位线BL2与主位线MB1之间，其栅极被连接在开关选择线SWL2上。开关电路SW47被连接在主位线MB1与位线BL4之间，其栅极被连接在开关选择线SWL1上。开关电路SW48被连接在位线BL6与主位线MB3之间，其栅极被连接在开关选择线SWL2上。开关电路SW49被连接在主位线MB3与位线BL8之间，其栅极被连接在开关选择线SWL1上。开关电路SW50与邻接位线BL10和主位线MB4的图中未示出的主位线连接，其栅极被连接在开关选择线SWL2上。
开关电路SW51被连接在位线BL1与主位线MB0之间，其栅极被连接在开关选择线SWL4上。开关电路SW52被连接在主位线MB0与位线BL3之间，其栅极被连接在开关选择线SWL3上。开关电路SW53被连接在位线BL5与主位线MB2之间，其栅极被连接在开关选择线SWL4上。开关电路SW54被连接在主位线MB2与位线BL7之间，其栅极被连接在开关选择线SWL3上。开关电路SW55被连接在位线BL9与主位线MB4之间，其栅极被连接在开关选择线SWL4上。开关电路SW56被连接在主位线MB4与位线BL11之间，其栅极被连接在开关选择线SWL3上。
以下说明具有以上电路结构的电位控制电路的工作。
现说明把数据写入图7中的存储单元阵列块MA0内的存储单元MC40中的存储区L1的情况下的电位控制电路的工作。
这时，读出信号READ成为L电平，写入信号WRITE成为H电平。其结果是，读出电位供给电路47停止工作，写入电位供给电路46对电位供给线LA及LB供给电位。在存储单元MC40的存储区L1写入H电平的数据时，写入电位供给电路46对电位供给线LA供给接地电位GND、对电位供给线LB供给写入电位VCCW。并且，译码器DC30选择开关选择线SWL1和开关选择线SWL3。
这时，开关控制电路34内的译码器DC21被选择。其结果是，译码器DC21和邻接译码器DC21的译码器DC20及DC22输出译码信号。其结果是，开关电路SW41、SW42和SW43被导通。根据以上工作，写入电位VCCW被供给主位线MB0及MB2，接地电位GND被供给主位线MB1。
另一方面，因为通过译码器DC30选择开关选择线SWL1及SWL3，所以被连接在开关选择线SWL1上的开关电路SW47、SW49和被连接在开关选择线SWL3上的开关电路SW52、SW54、SW56被导通。其结果是，被连接在存储单元MC40上的位线BL3被维持在写入电位VCCW的电位电平，位线BL4被维持在接地电位GND。根据以上工作，能够在存储单元MC40的存储区L1写入H电平的数据。根据同样的动作，对特定的存储单元进行写入工作及读出动作成为可能。
根据以上工作，在实施例2的半导体存储器中，主位线MB能起到与实施例1中的半导体存储器的电位供给线HBL同样的作用。其结果是，电位供给线不仅能与字线并行排列，也能与位线并行排列。
因此，可以根据存储单元阵列面积的容许范围考虑电位供给线的配置。图8是表示在实施例1中所示的存储单元阵列12的结构的一个平面图。
参照图8，多条字线WL1～WL4被排列在行方向，多条位线BL1～BL5被排列在列方向。另外，位线BL1～BL5是在半导体衬底上作为导电层而形成的扩散位线。字线WL1～WL4被形成在扩散位线BL1～BL5上。
在字线WL2与WL3之间，并且在扩散位线BL1～BL5的上面，分别形成打桩部60a～60e。打桩60a～60e各自在导电层上形成，而且，还在各打桩部形成多个接触部20。
在字线WL1～WL4上，而且在位于扩散位线BL1～BL5的上面的区域，分别形成金属线ML1～ML4。
图9是沿图8中的线段B-B的剖面原理图。
参照图9，在半导体衬底70的主表面上形成扩散位线BL1。在扩散位线BL1上隔开规定的间隔形成层间绝缘膜71a及71b。在扩散位线BL1上、而且在层间绝缘膜71a与71b之间形成导电层60a。同样，在层间绝缘膜71a上隔开规定的间隔形成字线WL1及WL2。在层间绝缘膜71b上隔开规定的间隔形成字线WL3及WL4。在字线WL1～WL4、导电层60a及层间绝缘膜71a、71b上形成层间绝缘膜72。在层间绝缘膜72上形成金属线ML1。金属线ML1延伸到接触部20的底部，被连接在导电层60a上。
图10是沿图8中的线段C-C的剖面原理图。
参照图10，在半导体衬底70的主表面上，隔开规定的间隔，形成氧化硅膜80a～80d。在氧化硅膜80a～80d上分别形成存储电荷用的氮化膜81a～81d。氮化膜81a～81d各自具有两个存储区。其结果是，用1个存储单元可以存储2位。
在氮化膜81a～81d上形成氧化硅膜82a～82d。
把以上所示的氧化硅膜80a～80d、氮化膜81a～81d及氧化硅膜82a～82d的叠层结构称为ONO膜(氧化物-氮化物-氧化物)。以下，把氧化硅膜80a、氮化膜81a及氧化硅膜82a称为ONO膜90a。并且，把氧化硅膜80b、氮化膜81b及氧化硅膜82b称为ONO膜90b。同样，把氧化硅膜80c、氮化膜81c及氧化硅膜82c称为ONO膜90c，把氧化硅膜80d、氮化膜81d及氧化硅膜82d称为ONO膜90d。
在氧化硅膜82a～82d上形成字线WL1～WL4。在字线WL1～WL4和半导体衬底70上在未形成氧化硅膜80a～80d的区域，形成层间绝缘膜72。在层间绝缘膜72上形成层间绝缘膜73。
以下说明具有以上结构的非易失性半导体存储器的制造工序。
图11A～图17C是说明本发明的实施例3的非易失性半导体存储器的制造工序用的平面图及剖面图。另外，图11A～图17A示出了图8中的区域200内的平面图，图11B～图17B示出了图8中区域200内沿线段B-B的剖面图。同样，图11C～图17C示出了图8中区域200内沿线段C-C的剖面图。
参照图11A～图11C，首先在半导体衬底70上隔开规定的间隔形成由氧化硅膜80、氮化膜81及氧化硅膜82构成的ONO膜90。
如图11B所示，在半导体衬底70的主表面上用热氧化法形成氧化硅膜80。然后，在氧化硅膜80上形成氮化膜81。氮化膜81用减压CVD法形成。其后，在氮化膜81上形成氧化硅膜82。通过以上工序，在半导体衬底上形成了由氧化硅膜80、氮化膜81及氧化硅膜82构成的ONO膜90。
形成ONO膜90后，通过利用抗蚀剂膜的刻蚀，如图11A所示，使得每隔开规定的间隔保留ONO膜90。因此，在ONO膜被除去了的C-C剖面，如图11C所示，在半导体衬底70上什么也没有形成。
其次，如图12A～图12C所示，在半导体衬底70上未形成ONO膜的区域注入砷离子。然后，通过把半导体衬底70放入保持在规定温度的氮气氛中进行热处理。通过该热处理激活砷离子，其结果如图12C所示，在沿C-C剖面的半导体衬底70的主表面上，形成作为导电层的扩散位线WL1。这时，在半导体衬底70上沿形成了ONO膜的线段B-B的剖面没有形成扩散位线。
然后，如图13A～图13C所示，在半导体衬底70的主表面上形成的扩散位线上形成层间绝缘膜71。层间绝缘膜71用CVD法形成，然后通过对半导体衬底70进行热处理使层间绝缘膜71固化。另外，如图13B所示，沿线段B-B的剖面没有形成层间绝缘膜71。
然后，如图14A～图14C所示，为确保形成接触部60的区域，通过利用抗蚀剂膜的刻蚀除去ONO膜及层间绝缘膜71的规定的区域部分。除去ONO膜及层间绝缘膜71后的区域200的平面图示于图14A，沿线段B-B的剖面图示于图14B，沿线段C-C的剖面图示于14C。
然后，如图15A～图15C所示，隔开规定的间隔形成字线WL1～WL4。这时，在扩散位线上以与字线同样的方法形成接触部60a。字线WL1～WL及导电层60a的材质例如是多晶硅，用减压CVD法形成。
另外，这时与字线WL1～WL4形成的同时，在上部未形成字线部分的ONO膜被自动去除。
然后，如图16A～图16C所示，在多条字线WL1～WL4上及半导体衬底70的主表面上及层间绝缘膜71上形成层间绝缘膜72。层间绝缘膜72用CVD法形成。其后通过对半导体衬底70进行热处理使层间绝缘膜72固化。在该层间绝缘膜72上用光刻法形成图中未示出的抗蚀剂膜。通过以该抗蚀剂膜作为掩模刻蚀层间绝缘膜72，如图16C所示，沿C-C剖面的层间绝缘膜72被部分地去除，形成接触部20。另一方面，如图16B所示，在B-B剖面，层间绝缘膜72未被刻蚀。其后除去抗蚀剂膜。
然后，如图17A～图17C所示，用溅射法从接触部20的内部到层间绝缘膜72的上表面延伸形成金属线ML。金属线ML例如是铝-硅-铜(Al-Si-Cu)合金膜。用光刻法在该合金膜上形成有布线图形的抗蚀剂膜(图中未示出)。以该抗蚀剂膜作为掩模部分地刻蚀除去合金膜，从而形成排列在列方向的金属线ML1～ML5。由此，得到如图17B的B-B剖面、图17C的C-C剖面所示的结构。
根据以上的制造工序，在半导体存储器的存储单元阵列内能够形成打桩部。
通过该打桩部的形成可以得到以下效果。
也就是说，用现有的半导体存储器的制造工序不能确保多条字线的形状的连续性，但根据本发明，通过在规定的字线间插入用与字线同样工序形成的打桩部，能够确保字线的形状的连续性。因此，不需要形成虚拟字线等。
并且，因为打桩部是在被形成在半导体衬底的主表面上的扩散位线上形成的，所以能够降低电阻。
另外，由于打桩部的存在，接触孔的长度可以比现有的缩短，所以引起制造过程中的接触孔的开口不良的可能性大幅度减少，从而制造分散性减少。同样，接触的长度能够缩短，因打桩部的存在而成为低电阻，所以接触的形状变小，其结果是布局裕量扩大。因而，与现有的比较，在同样区域能够作成多个接触。因此，即使在同一区域作成的接触中的一个因某些因素的影响而引起开口不良的场合，也能够用其他的接触确保开口。其结果是，可以提高成品率。图18是现有的半导体存储器的一个平面图。
参照图18，半导体存储器的存储单元阵列包含被形成在半导体衬底的主表面上、且隔开规定的间隔排列在列方向的扩散位线BL1～BL4。在扩散位线上，金属线ML1～ML4对应于各位线BL1～BL4而排列。
图18所示的各金属线ML1～ML4的宽度W不能缩小到半导体存储器的制造工艺上的某恒定值以下。因此，扩散位线间的距离也不能缩小到某个规定值以内。这里，设现有的扩散位线间的最短距离为D1。
但是，伴随着近年来的半导体存储器的微细化，扩散位线间的距离尽量变小是有希望的。
图19是本发明的实施例4的非易失性半导体存储器的一个平面图。
参照图19，在实施例3的存储单元阵列中，与图18比较，在扩散位线BL1上面配置金属线ML11～ML13以代替金属线ML1。并且，在扩散位线BL2上面配置金属线ML21～ML23以代替金属线ML2。同样，在扩散位线BL3上面配置金属线ML31～ML33以代替金属线ML3。在扩散位线BL4上面配置金属ML41～ML43以代替金属线ML4。其他结构因为与图18相同，所以不再重复其说明。
金属线ML11～ML13各为图18中的金属线ML1全长的4分之1长度。同样，金属线ML21～ML23各为金属线ML2的4分之1长度。并且，金属线ML31～ML33各为金属线ML3的4分之1长度。金属线ML41～ML43各为金属线ML4的4分之1长度。
下面，说明金属线ML11～ML13、ML21～ML23、ML31～ML33、ML41～ML43的配置方法。
金属线ML11～ML13被配置在扩散位线BL1上面。但是，如上所述，金属线ML11～ML13各为金属线ML1的4分之1的长度，所以在扩散位线BL1上面未配置金属线的区域相对于扩散位线BL1的全长以4分之1的长度存在。同样，对于扩散位线BL2～BL4，在各扩散位线上面不存在金属线的区域相对于各扩散位线的全长也以4分之1的长度存在。
总之，在把各扩散位线上面的区域分为四个区间的情况下，在其中的三个区间存在金属线，剩下的一个区间成为没有金属布线的区域。
这里，注意金属线ML11和金属线ML31的配置方法。
在扩散位线BL2上，夹在金属线ML11与ML31之间的区域不存在金属线。在这里，若设各金属线的延长方向为与扩散位线并行的方向，则金属线ML11的延长方向的中心线比扩散位线BL1的延长方向的中心线配置成更靠近扩散位线BL2一侧。
同样，金属线ML31的延长方向的中心线比扩散位线BL3的延长方向的中心线配置成更靠近扩散位线BL2一侧。
即，在相邻的扩散位线上，只在其中一方的扩散位线上形成金属线时，该金属线的延长方向上的中心线，从通过接触部连接该金属线的扩散位线的延长方向的中心线偏移开，被配置在邻接的扩散位线的延长方向中心线一侧。
接着，注意金属线ML31和ML41。这时，在扩散位线BL2上相当于扩散位线BL3上的金属线ML31所在的区域不存在金属线。
其结果是，如上所述，金属线ML31的延长方向的中心线从扩散位线BL3的延长方向的中心线偏移开，被配置在对于扩散位线BL2的延长方向的中心线一侧。
这时，邻接金属线ML31的金属线ML41将其延长方向的中心线也从扩散位线BL4的延长方向的中心线偏移开，被配置在扩散位线BL3一侧。
即，在相邻的各个扩散位线的上面形成对应的金属线时，一方在扩散位线上的金属线的延长方向上的中心线，都从通过接触部而被连接的扩散位线的延长方向的中心线偏移开，被配置在另一方扩散位线上侧。
根据以上所示的配置方法，各扩散位线间的距离D2比距离D1短。
并且，在各扩散位线上，因为流经扩散位线而未流经金属线的电流的距离可以停留在扩散位线全长的四分之一处，所以能够维持低电阻。
图20是示出了在具有图7所示结构的半导体存储器中配置金属线时的一例的一个平面图。
参照图20，非易失性半导体存储器的存储单元阵列含有扩散位线BL1～BL6、主位线MB0、MB1、多个存储单元及开关电路SW70～SW73。
关于该存储单元阵列的电路结构，因为与图7所示相同，所以不重复其说明。
图20所示存储单元阵列还含有金属线ML10～ML15。金属线ML10被形成在扩散位线BL1上，其长度为扩散位线BL1长度的二分之一。同样，金属线ML11被配置在扩散位线BL2上，金属线ML12被配置在扩散位线BL3上，金属线ML13被配置在扩散位线BL4上，金属线ML14被配置在扩散位线BL5上，金属线ML15被配置在扩散位线BL6上，其长度分别是各位线长度的二分之一。另外，主位线MB0及MB1也用与金属线ML10～ML15相同的材质形成。
下面，说明金属线ML10～ML15的配置方法。
把位于各位线上面的区域分为2个区域。这时，对于相邻的扩散位线，各扩散位线上的金属线配置在与相邻的扩散位线上的金属线被配置的区域不同的区域。
具体地说，在与配置在扩散位线BL1上的金属线ML1的区域对应的扩散位线BL2上的区域不配置金属线。同样，在与扩散位线BL1上的未配置金属线的区域对应的扩散位线BL2上的区域配置金属线ML11。
根据以上的结构，在存储单元阵列上减少配置所需的金属线成为可能。因而，减小扩散位线间的距离D3成为可能。
图21是表示把各扩散位线上的区域分为4个区域时的金属线配置方法的半导体存储器的一个平面图。
在图21中所示的金属线配置方法与图20相同。即，把位于各位线上的区域分为4个区域。这时，在相邻的扩散位线上，各扩散位线上的金属线配置在与相邻的扩散位线上的金属线被配置的区域不同的区域。
在这种情况下，在各扩散位线上电流流经的距离在最大处为扩散位线长度的二分之一。
图22是表示在半导体存储器的存储单元阵列内金属线配置的另一例的一个平面图。
参照图22，与图21比较，配置扩散位线BL11及BL12以代替扩散位线BL1，排列扩散位线BL21及BL22以代替扩散位线BL2。
其他的扩散位线也同样，扩散位线BL3～BL6分别分离为扩散位线BL31～BL62。
在图22中，把在图21中为1条的扩散位线各分为2条，在两条位线之间新添加了把主位线的电位供给各扩散位线用的开关电路SW82至SW85。由此，与图21比较可见，存储单元阵列的面积增大了的存储单元阵列的工作速度能够加速。
根据以上结构，在本发明的实施例的半导体存储器中，在存储单元阵列中的扩散位线之间的距离能够缩短。其结果是，存储单元阵列的面积可以降低。
权利要求
1.一种半导体存储器，其特征在于含有被排列在行方向上的多条字线；被排列在列方向上的多条位线；被配置在行方向及列方向上的多个存储单元；各自与上述多条位线中对应的多条位线连接的多条电位供给线；以及通过上述多条电位供给线供给与上述多条位线对应的多个规定电位的电位控制电路，被配置在上述行方向上的多个存储单元串联连接，其栅极与被排列在该行方向上的字线相连接，上述多条位线中的每一条都与被配置在相邻的两个列方向上的多个存储单元相连接。
2.如权利要求1所述的半导体存储器，其特征在于上述电位控制电路对上述多条位线中与被选择的存储单元相连接的第1位线供给第1规定电位，对与上述被选择的存储单元相连接的第2位线供给第2规定电位，对邻接上述第1位线的第3位线供给上述第1规定电位，对邻接上述第2位线的第4位线供给上述第2规定电位。
3.一种半导体存储器，其特征在于含有被配置在列方向上的多个存储单元阵列块；以及与上述多个存储单元阵列块相对应、且配置在列方向上的多个电位控制电路，上述多个存储单元阵列块中的每一个含有被排列在行方向上的多条字线；被排列在列方向上的多条位线；以及被配置在行方向及列方向上的多个存储单元，被配置在上述行方向上的多个存储单元串联连接，其栅极与被排列在该行方向上的字线相连接，上述多条位线中的每一条与被配置在相邻的两个列方向上的多个存储单元相连接，上述电位控制电路在对应的存储单元阵列块内的上述多条位线中，对与被选择的存储单元相连接的第1位线供给第1规定电位，对第2位线供给第2规定电位，邻接上述电位控制电路的另一电位控制电路对于对应的存储单元阵列块内的上述第1位线供给第2规定电位，对上述第2位线供给第1规定电位。
4.如权利要求3所述的半导体存储器，其特征在于上述电位控制电路含有对应于上述多条位线排列的多条电位供给线；以及通过上述多条电位供给线供给与上述被选择的多条位线对应的多个规定电位的供给电路，上述多条电位供给线的延伸方向与上述多条位线的延伸方向交叉。
5.如权利要求3所述的半导体存储器，其特征在于上述电位控制电路含有对应于上述多条位线排列的多条电位供给线；以及通过上述多条电位供给线供给与上述被选择的多条位线对应的多个规定电位的供给电路，上述多条电位供给线与上述多条位线并行排列。
6.一种半导体存储器，它是包含具有主表面的第1导电型半导体衬底及存储单元阵列的半导体存储器，其特征在于上述存储单元阵列含有被形成在上述半导体衬底的主表面上且被排列在列方向上的多个第2导电型的第1导电层；被排列在行方向上的多条字线；被形成在上述多条字线的上层且排列在列方向上、各自包含多个导线线段的多条导线；与字线和导线的交点对应配置的多个存储单元；以及被形成在上述第1导电层上的多个打桩部，上述多个打桩部中的每一个含有在上述半导体衬底的主表面上且被形成在第1导电层上的第2导电层；以及被形成在上述第2导电层与上述导线线段之间的多个接触部。
7.如权利要求6所述的半导体存储器，其特征在于在相互邻接的导电层内，只在其中一方的导电层上形成导线线段的场合，上述导线线段延伸方向的中心线，从通过上述多个接触部连接的导电层延伸方向的中心线偏移开，位于相邻导电层延伸的中心线一侧，在形成与相邻导电层的每一层上对应的导线线段时，一方导电层上的导线线段的延伸方向的中心线从通过上述多个接触部连接的导电层的延伸方向的中心线偏移开，位于另一方的导电层上的导线线段一侧。
全文摘要
在对相邻的存储单元阵列块的每一个内的特定的存储单元写入数据的情况下，通过开关控制电路及供给电路，对被连接在一方的存储单元阵列块内的特定的存储单元上的第1及第2位线中的第1位线供给第1规定电位，对第2位线供给第2规定电位。并且，对另一方的存储单元阵列块内的第2位线供给第1规定电位，对第1位线供给第2规定电位。因此，该半导体存储器既可抑制写入时产生的不需要的电流，又能提高生产率。
文档编号G11C5/06GK1444284SQ02149920
公开日2003年9月24日 申请日期2002年11月8日 优先权日2002年3月12日
发明者大石司 申请人:三菱电机株式会社