输出驱动装置、输出驱动电路以及电位转换系统的制作方法
【专利摘要】本发明提供一种输出驱动电路用以驱动一接合垫。输出驱动电路包含一上拉电路以及一下拉电路。上拉电路包含第一、第二、与第三第一型晶体管，第一与第二第一型晶体管串接于一高电源线与接合垫之间，共同受一第一逻辑信号所控制，第三第一型晶体管与第二第一型晶体管并联，且第三第一型晶体管由一第一电源线提供偏压。下拉电路包含第一、第二、与第三第二型晶体管，第一与第二第二型晶体管串接于一低电源线与接合垫之间，共同受一第二逻辑信号所控制，第三第二型晶体管与第二第二型晶体管并联，且第三第二型晶体管由一第二电源线提供偏压。上拉电路被架构为第一第一型晶体管对第一逻辑信号的反应速度低于第二第一型晶体管对第一逻辑信号的反应速度。
【专利说明】 输出驱动装置、输出驱动电路以及电位转换系统
【技术领域】
[0001]本发明的实施例是关于输出驱动装置、输出驱动电路以及电位转换系统。
【背景技术】
[0002]一般而言，集成电路可以大致区分为核心部分(core port1n)与输入输出部分(input and output port1n)。输入输出部分扮演了核心部分中的对外通讯的桥梁,一方面需要将核心部分所产生的内部信号(core signal),透过接合垫(pad)传递到集成电路之外，另一方面也需要将外界送到接合垫的外部信号，传递到核心部分，以便进行处理。
[0003]电子产品往往随着运算速度增快与节能的要求，核心部分的工作电压需要下降。类似的，为了增加集成电路之间外部信号传输效率，新一代的外部信号的驱动电压，也会跟着下降。举例来说，一种存储器的规格，第三代双倍资料率同步动态随机存取存储器(Double-Data-Rate Three Synchronous Dynamic Random Access Memory, 一般称为 DDR3SDRAM)，其驱动电压规定为1.5V，而第I代与第2代双倍资料率同步动态随机存取存储器(简称DDRl与DDR2)的驱动电压分别为2.5V与1.8V。而最新的DDR4，第四代的DDR，甚至规定驱动电压低到1.2V。
[0004]传统半导体制程可以在一半导体晶圆上制造出两种元件:核心元件(coredevice)以及输入输出元件(input and output device)。举例来说,核心元件的可靠度，是其所有的导电端(譬如说栅端、漏端、源端)在1.1V的操作电压下的各样电压组合的操作条件下，都不可以发生问题；输入输出元件的可靠度，是其所有的导电端(譬如说栅端、漏端、源端)在1.5V的操作电压下的各样电压组合的操作条件下，都不可以发生问题。举例来说，如果输入输出元件与核心元件都是MOS元件，那输入输出元件中的栅氧化层将会厚于核心元件的栅氧化层。相较之下，核心元件(core device)的速度较快、驱动力强,但输入输出元件(10 device)比较强壮，可以承受比较高的电压应力。
[0005]图1为一已知的输出驱动装置100,可以适用于DDR3,其属于一集成电路中的输入输出部分。输出驱动装置100驱动接合垫102，被输入输出电源线Vdd1以及Vss1所供电，两者的电压分别为1.5V与0V。输出驱动装置100有电位转换电路106、上缓冲电路108H、下缓冲电路108L、以及输出驱动器110。为了运算速度与省电的考量，核心电路104中采用核心元件(core device)，供电给核心电路104的核心电源线Vddcore以及Vsscore的电压分别为1.1V以及0V。输出驱动装置100采用输入输出元件(10 device)。在输出驱动器110中，上拉(high-side)PMOS PH与下拉(low-side)NMOS NL，因为其采用驱动力较弱的输入输出元件，又要符合DDR3的驱动力规格，所以将会占用相当大的半导体面积(siliconarea)。
[0006]现有技术提出可以在输出驱动装置中，采用核心元件，以降低所需用的半导体面积。图2显示现有技术中的另一输出驱动器120，可用以取代图1中的输出驱动器110。输出驱动器120中，PMOS PHl与PH2以及NMOS NLl与NL2都是采用核心元件。PMOS PH2与NMOS NL2的控制栅分别连接到电源线Vbp与Vbn，其电压分别为0.4V与1.1V。PMOS PHl的控制栅则接收逻辑信号Sp，其高低逻辑电位分别是1.5V与0.4V。NMOS NLl的控制栅则接收逻辑信号Sn，其高低逻辑电位分别是1.1V与0V。这里所谓高逻辑电位是指一信号等于逻辑上的” I”时，其所呈现的电压电位，而低逻辑电位则是该信号等于逻辑上的”0”时，所呈现的电压电位。PMOS PHl与PH2串接在一起，NMOS NLl与NL2串接在一起。这样的串接结构可以防止原是用来操作于1.1V的操作电压的核心元件(PMOS PHl与PH2以及NMOSNLl与NL2)，可能遭受到过高操作电压(1.5V)的应力而造成的损害。
[0007]输出驱动器120之中，PMOS PH2的控制栅到接合垫102之间的寄生电容会相当的大。为了避免接合垫102上的信号变化时，因电容耦合而造成电源线Vbp的电压不稳定，因此，PMOS PH2的控制栅要接上一个相当大的离耦电容122。类似的，NMOS NL2的控制栅也要接上一个相当大的离耦电容124，来降低接合垫102上的信号变化对电源线Vbn的电压影响。离耦电容122与124所占用的半导体面积也会相当的可观。
【发明内容】
[0008]本发明的提出一种输出驱动电路(output driver),用以驱动一接合垫(pad)。该输出驱动电路包含一上拉电路以及一下拉电路。该上拉电路包含第一、第二、与第三第一型晶体管，该第一与第二第一型晶体管串接于一高电源线与该接合垫之间，共同受一第一逻辑信号所控制，该第三第一型晶体管与该第二第一型晶体管并联，且该第三第一型晶体管由一第一电源线提供偏压。该下拉电路包含第一、第二、与第三第二型晶体管，该第一与第二第二型晶体管串接于一低电源线与该接合垫之间，共同受一第二逻辑信号所控制，该第三第二型晶体管与该第二第二型晶体管并联，且该第三第二型晶体管由一第二电源线提供偏压。该上拉电路被架构为该第一第一型晶体管对该第一逻辑信号的反应速度低于该第二第一型晶体管对该第一逻辑信号的反应速度。
[0009]本发明还提出一种电位转换系统，由一高电源线以及一低电源线供电。该电位转换系统包含一偏压提供电路以及一第一电位转换电路。该偏压提供电路包含一参考用电位转换电路以及一回馈电路。该参考用电位转换电路受一第一输入逻辑电位以及一参考偏压所控制，输出一第一输出逻辑电位。该回馈电路提供调整该参考偏压，以使该第一输出逻辑电位大约稳定于一预设值。该第一电位转换电路具有与该参考用电位转换电路相同的电路架构，受一输入信号以及该参考偏压所控制，以输出一输出信号。当该输入信号为该第一输入逻辑电位时，该输出信号的电压大约等于该预设值；当该输入信号为另一输入逻辑电位时，该输出信号的电压大约等于该高电源线与该低电源线的电压其中之一。
[0010]本发明另一种输出驱动装置，包含上电位转换电路、一上缓冲电路、一下电位转换电路、一下缓冲电路、以及一输出驱动电路。该上电位转换电路将一输入信号转换成一上输出信号。该输入信号具有二输入逻辑电位，而该上输出信号具有二上输出逻辑电位。该上缓冲电路依据该上输出信号，驱动一上控制端。该下电位转换电路将该输入信号转换成一下输出信号，该下输出信号具有二下输出逻辑电位。该下缓冲电路依据该下输出信号，驱动一下控制端。该输出驱动电路包含该上控制端、该下控制端，该输出驱动电路驱动一接合垫。该二下输出逻辑电位与该二输入逻辑电位相同。
【专利附图】
【附图说明】
[0011]为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的【具体实施方式】作详细说明，其中:
[0012]图1为一已知的输出驱动装置。
[0013]图2显示现有技术中的另一输出驱动器。
[0014]图3显示依据本发明所实施的输出驱动装置。
[0015]图4A显示一上电位转换电路。
[0016]图4B显不一电位转换系统。
[0017]图5A显示一下电位转换电路。
[0018]图5B显不另一电位转换系统。
[0019]图6举例显示了图3中的一些信号波形。
[0020]图中元件标号说明如下:
[0021]100 输出驱动装置
[0022]102 接合垫
[0023]104 核心电路
[0024]106 电位转换电路
[0025]108H上缓冲电路
[0026]108L下缓冲电路
[0027]110 输出驱动器
[0028]120 输出驱动器
[0029]122、124 离耦电容
[0030]600,600a,600b 输出驱动装置
[0031]602 输出驱动电路
[0032]604 缓冲部分
[0033]606 电位转换部分
[0034]608H上拉电路
[0035]608L下拉电路
[0036]610 接合垫
[0037]800、800a、800b、800-ref 上电位转换电路
[0038]802 电流镜
[0039]860 偏压提供电路
[0040]862 运算放大器
[0041]900,900a,900b 下电位转换电路
[0042]902 电流镜
[0043]960 偏压提供电路
[0044]BH 上缓冲电路
[0045]BL 下缓冲电路
[0046]BN 输入端
[0047]BP 输入端
[0048]CN 离稱电容
[0049]CP 离耦电容
[0050]IN 输入端
[0051]Ishn下电位转换电路
[0052]I shp上电位转换电路
[0053]nbias参考偏压
[0054]Ncon 连接点
[0055]NL、NL1、NL2、NL6、NL7、NL8、NL9、NL10、NL11、NL12、NL13、NMOS 晶体管
[0056]OUT输出端
[0057]pbias参考偏压
[0058]Pcon 连接点
[0059]PH、PH1、PH2、PH6、PH7、PH8、PH9PM0S 晶体管
[0060]RN、RP 电阻
[0061]Sinv-p反向信号
[0062]Sin_n、Sin-p 输入信号
[0063]Sn 逻辑信号
[0064]Snon-p非反向信号
[0065]Sout-n输出信号
[0066]Sout-p输出信号
[0067]Sout-p-ref 输出信号
[0068]Sp 逻辑信号
[0069]Ssfn输出信号
[0070]Ssfp输出信号
[0071]S-core、S-core-a、S-core-b 核心信号
[0072]t0、tl、t2、t3、t4、t5 时间点
[0073]Tdead-f、Tdead-r 不重叠时段
[0074]Ths-on高端开启区段
[0075]Tls-on下端开启区段
[0076]Vbp > Vbn 电源线
[0077]Vdd1、Vss1输入输出电源线
[0078]Vddcore> Vsscore 核心电源线
[0079]Vnth、Vpth 转换电压
[0080]Vpad 电压
【具体实施方式】
[0081]图3显示依据本发明所实施的输出驱动装置600，其包含电位转换部分606、缓冲部分604以及输出驱动电路602。输出驱动装置600都采用核心元件，以降低所需用的半导体面积。输出驱动装置600仅是本发明的一实施例，并不用以限制本发明。譬如说，在另一个依据本发明所实施例的一输出驱动装置中，同时拥有核心元件以及输入输出元件。
[0082]以下实施例中，核心电源线Vddcore与Vsscore分别为1.1V与0V,而输入输出电源线Vdd1与Vss1分别为1.5V与0V，来做为例子，可以适用于DDR3的输入输出驱动装置。但本发明不限于此。举例来说，本发明的其他实施例，为可以适用于其他种DDR规格的输入输出驱动装置，其输入输出电源线Vdd1可以是1.35V或是1.2V。
[0083]图3中，电位转换部分606包含上电位转换电路Ishp与下电位转换电路lshn。上电位转换电路Ishp受核心信号S-core以及参考偏压pbias所控制,而产生输出信号Ssfp。核心信号S-core的低与高逻辑电位，分别是核心电源线Vsscore的电压以及核心电源线Vddcore的电压，举例来说，分别是OV与1.1V。输出信号Ssfp的高低逻辑电位，大约分别是输入输出电源线Vdd1与Vbp的电压；举例来说，分别是1.5V与0.4V。下电位转换电路Ishn受核心信号S-core以及参考偏压nbias所控制,而产生输出信号Ssfn。输出信号Ssfn的高与低逻辑电位，大约分别是电源线Vbn与Vss1的电压；举例来说，分别是1.1V与0V。偏压提供电路860与960分别提供参考偏压pbias与nbias。在此可以发现，输出信号Ssfn的高与低逻辑电位跟核心信号S-core的一样。尽管上电位转换电路Ishp与下电位转换电路Ishn都受输入输出电源线Vdd1与Vss1的供电，但是只有上电位转换电路Ishp提供电位转换的功能，而下电位转换电路Ishn没有。上电位转换电路Ishp与下电位转换电路Ishn的内部电路与运作方式将稍后解释。
[0084]缓冲部分604有上缓冲电路BH与下缓冲电路BL。上缓冲电路BH由输入输出电源线Vdd1与Vbp供电，如同图3所示，包含两个反向器，用来降低上电位转换电路Ishp的电容性负载，依据输出信号Ssfp，产生逻辑信号Sp。类似的，下缓冲电路BL由电源线Vbn与Vss1供电，用来降低下电位转换电路Ishn的电容性负载，依据输出信号Ssfn，产生逻辑信号Sn。
[0085]输出驱动电路602有上拉电路608H与下拉电路608L。
[0086]上拉电路608H 中有电阻 RP，PMOS PH6、PH7 与 PH8。PMOS PH7 与 PMOS PH8 并联于PMOS PH6与接合垫610之间。PMOS PH6连接于输入输出电源线Vdd1与PMOS PH7之间。PMOS PH8的控制端与输入输出电源线Vdd1之间连接有一离耦电容CP，且PMOS PH8的控制端连接到电源线Vbp。离耦电容CP可降低接合垫610上的信号变化对电源线Vbp的影响。
[0087]虽然PMOS PH6与PH7都受控于信号Sp，但是因为电阻RP的存在，所以PMOS PH6对信号Sp的反应速度，将会低于PMOS PH7对信号Sp的反应速度。
[0088]如图所示，下拉电路608L的电路架构类似于上拉电路608H，可以透过上拉电路608H的解说而了解，故不再累述。
[0089]当逻辑信号Sp与Sn的逻辑值固定为” O”时，其电压分别为0.4V与0V，此时接合垫610被充电到约为1.5V。因为NMOS NL8的箝制效应，NMOS NL8与NL6之间的连接点Ncon电压会被预充到1.lV-Vthn，其中，Vthn为集成电路中一些NMOS晶体管的临界电压(threshold voltage)。在一例子中,Vthn为0.81V,而集成电路中一些PMOS晶体管的临界电压Vthp=-L 05V。当信号Sp与Sn的逻辑值都由”O”转变成” I”时，其电压分别变成为1.5V与1.1V。此时PMOS PH6被关闭成为开路，接合垫610被导通的NMOS NL6.NL7与NL8下拉，所以其电压值回从1.5V开始往OV下降。NMOS NL6对于逻辑信号Sn的反应速度低于NMOS NL7对于逻辑信号Sn的反应速度，所以接点Ncon的电压会缓和的下降，避免NMOSNL8的最高漏源偏压(maximum drain-to-source voltage)超过1.1V过多而产生热电子对NMOS NL8造成损害。
[0090]类似的道理，当信号Sp与Sn的逻辑值都由”I”转变成”0”时，NMOS NL6被关闭成为开路，接合垫610被导通的PMOS PH6、PH7与PH8上拉，所以其电压值会从OV开始往1.5V上升。PMOS PH6对于信号Sp的反应速度低于PMOS PH7对于信号Sp的反应速度，所以连接点Pcon的电压会缓和的上升，可以大约控制PMOS PH8的最低漏源偏压在-1.1V附近，避免产生能量过强的热电子而对PMOS PH8造成损害。
[0091]尽管下拉电路608L与上拉电路608H都采用适用于1.1V操作电压的核心元件，但却由比较高的1.5V电源所供电。从以上分析与元件可靠度模拟验证可知，适当设计下的下拉电路608L与上拉电路608H可以符合一般商业可靠度的需求。
[0092]以要达到相同驱动力的角度来看，图3中的NMOS NL7与NL8的电流驱动力总和，要大约等于先前技术图2中的NMOS NL2的电流驱动力。因此，比较之下可知，就元件大小而言，NMOS NL8可以比NMOS NL2小，所以NMOS NL8的控制栅到接合垫610之间的寄生电容也会较小。图3中的离耦电容CN，相对于先前技术图2中的离耦电容124，就可以比较小，可以节省一些半导体面积。类似的，图3中的离耦电容CP也可以比图2中的离耦电容122小，节省一些半导体面积。
[0093]图4A显示一上电位转换电路800，可以做为图3中的上电位转换电路lshp。上电位转换电路800都是采用核心元件。上电位转换电路800从输入端IN与BP分别接收输入信号Sin-p与参考偏压pbias，在输出端产生输出信号Sout-p。
[0094]图4A中的三个反向器由核心电源线Vddcore以及核心电源线Vsscore (电压分别为1.1V与0V)所供电,依据输入信号Sin-p来产生反向信号Sinv-p与非反向信号Snon-p。其他的NMOS与PMOS的连接关系如图4A所示，由输入输出电源线Vdd1以及输入输出电源线Vss1所供电，其电压分别为1.5￥与价。NMOS NL9、NL10与NLll的连接关系类似于图3中的下拉电路608L，其操作原理以及对于元件可靠度的贡献效果可以类推得知，故不再重述。
[0095]当输入信号Sin-p的逻辑值为”0”时,其电压为OV,反向信号Sinv-p与非反向信号Snon-p的电压分别为1.1V与0V。此时，因为NMOS NLll关闭为开路，所以输出信号Sout-p会被电流镜802所产生的一充电电流所充电，直到输出信号Sout-p的电压等于输入输出电源线Vdd1的电压(1.5V)为止。输出信号Sout-p的逻辑值变成” I”。
[0096]当输入信号Sin-p的逻辑值为” I”时，其电压为1.1V，反向信号Sinv-p与非反向信号Snon-p的电压分别为OV与1.1V。此时，因为NMOS NL12与NL13均为开路(opencircuit)，所以电流镜802对输出信号Sout-p的充电电流消失(变成O)。因为处于短路导通状态，NMOS NL9、NL10、NLll的组合可以等效视为一下拉电阻。PMOS PH9的栅端连接到参考偏压pbias, PMOS PH9可以等效视为一上拉电阻。下拉电阻与上拉电阻构成一分压电路，使得此时的输出信号Sout-p的电压最后可以稳定在一预设值。稍后将说明，只要给予适当的参考偏压pbias，这个预设值可以控制在0.4V，大约等于电源线Vbp的电压。输出信号Sout-p的逻辑值变成” O”。
[0097]图4B显不一电位转换系统,用以解说在一实施例中，参考偏压pbias是如何产生与应用。图4B包含一偏压提供电路860以及输出驱动装置600a、600b。每个输出驱动装置600a、600b都可以用图3中的输出驱动装置600来实现。输出驱动装置600a、600b分别具有上电位转换电路800a、800b。偏压提供电路860也具有上电位转换电路800-ref。图4B中的每个上电位转换电路都可以用图4中的上电位转换电路800来实现。本发明并不限于一个偏压提供电路只能提供参考偏压给两个输出驱动装置，也可以给一个或是更多的输出驱动装置。
[0098]偏压提供电路860还具有一运算放大器862，其产生参考偏压pbias。参考偏压pbias供应给图4B中所有上电位转换电路的输入端BP。运算放大器862的两个输入端分别连接到上电位转换电路800-ref的输出端OUT以及电源线Vbp。上电位转换电路800-ref的输入端IN则连接到1.1V，也就是核心信号S-core的高逻辑电位。运算放大器862提供了一个负回馈机制，控制参考偏压pbias，以使上电位转换电路800-ref所输出的输出信号Sout-p-ref大约稳定在电源线Vbp的电压(0.4V)。
[0099]如同先前图4A所说明的，当输入信号Sin-p的逻辑值为”0”，其电压为0V，此时输出信号Sout-p的逻辑值会变成” 1”，其电压为1.5V ;当输入信号Sin-p的逻辑值为” 1”，其电压为1.1V，输出信号Sout-p的逻辑值会变成”0”，其电压由参考偏压pbias所控制。既然使图4B中的参考偏压pbias使得上电位转换电路800-ref的输出信号Sout-p-ref大约稳定在0.4V，所以，每个上电位转换电路800a、800b的输出信号的逻辑值”0”所对应的低输出逻辑电位，都大约会是0.4V。
[0100]图4B中的电位转换系统至少具备有一个好处:每个上电位转换电路的输出信号，其低输出逻辑电位(在此实施例中为0.4V)，大致不会随着半导体制程飘移而有所改变。这乃是因为偏压提供电路860中所提供的负回馈机制，不论半导体制程的飘移为何，会自动调整参考偏压pbias，把输出信号Sout-p-ref稳定在0.4V，也一起稳定了每个上电位转换电路的输出信号的低输出逻辑电位。
[0101]图5A显示一下电位转换电路900，可以做为图3中的下电位转换电路lshn。图5B显示另一电位转换系统。图5A与图5B的运作以及说明可以分别参考图4A与图4B的运作与说明而推知。简单的说，图5A中的下电位转换电路900，其输出信号Sout-n的低输出逻辑电位为0V，其高输出逻辑电位由参考偏压nbias所决定。图5B中偏压提供电路960中提供了负回馈机制，不论半导体制程的飘移为何，可以自动调整参考偏压nbias，把输出信号Sout-n-ref稳定在1.1V,也同时稳定了每个上电位转换电路的输出信号的高输出逻辑电位为1.1V。
[0102]实质上，图3中的下电位转换电路Ishn并没有进行电位转换，因为其输出信号Ssfn的高低逻辑电位，都跟核心信号S-core的高低逻辑电位一样。但是，下电位转换电路Ishn与上电位转换电路Ishp —同存在，可以自动提供一不重叠功能，也就是使得图3中的下拉电路608L与上拉电路608H不会同时开始导通。如果下拉电路608L与上拉电路608H同时导通，将会在输入输出电源线Vdd1与Vss1之间形成一电流路径,产生贯穿电流(shootthrough current)，不只是浪费电源，更可能导致输入输出电源线Vdd1或Vss1的电压不稳，引发一些逻辑电路的逻辑判断错误。
[0103]如同图4A所解说的，输出信号Sout-p由逻辑上的”0”变成”1”时，是在没有下拉电流的条件下，单单靠电流镜802从0.4V开始而抬升到1.5V。所以只要电流镜802提供的充电电流够大，输出信号Sout-p的上升电压变化率就可以相当的大。相反的，输出信号Sout-p由逻辑上的”1”变成”0”时，是在一个上拉电阻跟一个下拉电阻的争夺平衡下，由1.5V变成0.4V。可以预期的，输出信号Sout-P的下降电压变化率，相对于其上升电压变化率而言，应该会比较慢。
[0104]类似图4A中的道理，在图5A中，输出信号Sout-n的上升电压变化率，相对于其下降电压变化率而言，应该会比较慢。
[0105]实务上，可以很简单地把输出信号Sout-n的上升电压变化率，设计的低于输出信号Sout-p的上升电压变化率；把输出信号Sout-p的下降电压变化率,设计的低于输出信号Sout-n的下降电压变化率。这样就可以产生不重叠功能，同时也可以简化图3中的上下缓冲电路BH与BL的设计。
[0106]图6举例显不了图3中的一些信号波形，由上而下，分别是核心信号S-core、输出信号Ssfp、逻辑信号Sp、输出信号Ssfn、逻辑信号Sn、以及接合垫610上的电压Vpad。以下说明请同时参考图3中的输出驱动装置600。
[0107]时间点t0之前,核心信号S-core为0V,输出信号Ssfp、信号Sp、输出信号Ssfn与信号Sn全部都是逻辑上的”1 ”，上拉电路608H关闭，下拉电路608L导通，所以电压Vpad为OV0
[0108]在时间点t0，核心信号S-core从OV变成1.1V。因此，上电位转换电路Ishp的输出信号Ssfp开始从1.5V，相对较慢的往0.4V下降；而下电位转换电路Ishn的输出信号Ssfn开始从1.1V，相对较快的降到0V。因为输出信号Ssfn很快的低过下缓冲电路BL所设定的转换电压Vnth，所以信号Sn也大约在时间点t0，从1.1V降成为0V。此时，下拉电路608L开始被关闭，呈现开路。
[0109]在时间点tl，输出信号Ssfp的电压才低过上缓冲电路BH所设定转换电压Vpth，所以信号Sp才从1.5V转变成0.4V。此时，上拉电路608H被开启，开始导通。电压Vpad被上拉电路608H从OV上拉到1.5V。
[0110]在时间to到tl的区段，为一不重叠时段Tdead-r，因为上拉电路608H与下拉电路608L都是关闭，没有导通。由于此时接合垫610没有被充放电，因此其电压Vpad维持在时间to之前的状态，所以为OV。
[0111]在时间t2，核心信号s-core从1.1V变成0V。上电位转换电路Ishp的输出信号Ssfp开始从0.4V，相对较快的升到1.5V ;而下电位转换电路Ishn的输出信号Ssfn开始从0V，相对较慢的往1.1V上升。因为输出信号Ssfp很快的高过下缓冲电路BH所设定的转换电压Vpth，所以信号Sp也大约在时间点t2，从0.4V转变为1.5V。此时，上拉电路608H被关闭，呈现开路。
[0112]时间tl到t2的区段，可以定义为高端开启区段Ths-on，因为只有上拉电路608H导通，而下拉电路608L关闭。
[0113]在时间点t3，输出信号Ssfn的电压才高过下缓冲电路BL所设定转换电压Vnth，所以信号Sn才从OV转变成1.1V。此时，下拉电路608L被开启，开始进入下端开启区段Tls-on，上拉电路608H关闭，而下拉电路608L导通。电压Vpad被下拉电路608L从1.5V下拉到OV。
[0114]在时间t2到t3的区段，为另一不重叠时段Tdead-f，因为上拉电路608H与下拉电路608L都是关闭，没有导通。由于此时接合垫610没有被充放电，因此其电压Vpad维持在时间t2之前的状态，所以为1.5V。
[0115]尽管不重叠时段Tdead-f与Tdead-r的长度，基本上是由上缓冲电路BH与下缓冲电路BL所定义的转换电压Vpth与Vnth来决定。但是，从以上的分析可知，不论转换电压Vpth与Vnth为何，只要适当地区隔输出信号Ssfp与Ssfn电压的上升与下降变化率，不重叠时段Tdead-f与Tdead-r就一定会存在。这意味着上缓冲电路BH与下缓冲电路BL的设计会非常容易，大致上只需要考虑电容性负载的降低。换言之，尽管下电位转换电路Ishn类似一个假的(du_y)电位转换电路，没有像上电位转换电路Ishp有提供电位转换的功能。但是，下电位转换电路Ishn与上电位转换电路Ishp —同存在，可以提供不重叠功能，简化上缓冲电路BH与下缓冲电路BL的设计。
[0116]虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
【权利要求】
1.一种输出驱动电路，用以驱动一接合垫，包含: 一上拉电路，包含: 第一、第二、与第三第一型晶体管，该第一与第二第一型晶体管串接于一高电源线与该接合垫之间，共同受一第一逻辑信号所控制，该第三第一型晶体管与该第二第一型晶体管并联，且该第三第一型晶体管由一第一电源线提供偏压；以及 一下拉电路，包含: 第一、第二、与第三第二型晶体管，该第一与第二第二型晶体管串接于一低电源线与该接合垫之间，共同受一第二逻辑信号所控制，该第三第二型晶体管与该第二第二型晶体管并联，且该第三第二型晶体管由一第二电源线提供偏压； 其中，该上拉电路被架构为:该第一第一型晶体管对该第一逻辑信号的反应速度低于该第二第一型晶体管对该第一逻辑信号的反应速度。
2.如权利要求1的该输出驱动电路，其特征在于，该下拉电路被架构为:该第一第二型晶体管对该第二逻辑信号的反应速度，低于该第二第二型晶体管对该第二逻辑信号的反应速度。
3.如权利要求1的该输出驱动电路，其特征在于，该第三第一型晶体管具有一控制端来接收该第一电源线提供的偏压，该第三第二型晶体管具有另一控制端来接收该第二电源线提供的偏压，该第一逻辑信号的一高逻辑电位与一低逻辑电位分别为该高电源线与该第一电源线的电压，以及该第二逻辑信号的另一高逻辑电位与另一低逻辑电位分别为该第二电源线与该低电源线的电压。
4.如权利要求1的该输出驱动电路，还包含第一与第二离耦电容，该第一离耦电容连接于该第三第一型晶体管的一控制端与该高电源线之间，该第二离耦电容连接于该第三第二型晶体管的另一控制端与该低电源线之间。
5.如权利要求1的该输出驱动电路，其特征在于，该第一电源线的电压低于该第二电源线的电压。
6.如权利要求1的该输出驱动电路，其特征在于，该高电源线与该第一电源线之间的电压差，大约等于该第二电源线与该低电源线之间的电压差。
7.—种电位转换系统，由一高电源线以及一低电源线供电，包含: 一偏压提供电路，包含: 一参考用电位转换电路，受一输入逻辑电位以及一参考偏压控制而输出一输出逻辑电位；以及 一回馈电路，调整该参考偏压，以使该输出逻辑电位大约稳定于一预设值；以及 一第一电位转换电路，具有与该参考用电位转换电路相同的电路架构，受一输入信号以及该参考偏压所控制，以输出一输出信号； 其中，当该输入信号的电压为该输入逻辑电位时，该输出信号的电压大约等于该预设值；当该输入信号的电压为另一输入逻辑电位时，该输出信号的电压大约等于该高电源线与该低电源线的电压其中之一。
8.如权利要求7的该电位转换系统，其特征在于，该回馈电路为一运算放大器，具有一输出端输出该参考偏压，并具有二输入端分别输入该输出逻辑电位与该输入逻辑电位其中之一 O
9.如权利要求7的该电位转换系统，还包含多个电位转换电路，受该参考偏压控制。
10.如权利要求7的该电位转换系统，其特征在于，每个电位转换电路包含: 一晶体管，连接于该高电源线与该低电源线其中之一到该输出端之间，具有一控制栅，接收该参考偏压。
11.一种输出驱动装置，包含: 一上电位转换电路，用以将一输入信号转换成一上输出信号，该输入信号具有二输入逻辑电位，而该上输出信号具有二上输出逻辑电位； 一上缓冲电路，依据该上输出信号，驱动一上控制端； 一下电位转换电路，用以将该输入信号转换成一下输出信号，该下输出信号具有二下输出逻辑电位； 一下缓冲电路，依据该下输出信号，驱动一下控制端；以及 一输出驱动电路，包含该上控制端、该下控制端，该输出驱动电路驱动一接合垫； 其中，该二下输出逻辑电位与该二输入逻辑电位相同。
12.如权利要求11的该输出驱动装置，其特征在于，该二上输出逻辑电位分别为一高电源线与一第一电源线的电压，该二下输出逻辑电位分别为一低电源线与一第二电源线的电压，该输出驱动电路是由该高电源线与该低电源线所供电。
13.如权利要求11的该输出驱动装置，其特征在于，该上电位转换电路与该下电位转换电路可提供一不重置功能。
14.如权利要求11的该输出驱动装置，该上输出信号的一下降电压变化率，小于该下输出信号的一下降电压变化率。
15.如权利要求11的该输出驱动装置，该上输出信号的一上升电压变化率，大于该下输出信号的一上降电压变化率。
16.如权利要求11的该输出驱动装置，其特征在于，一偏压提供电路提供一参考偏压给该上电位转换电路，用以控制该二上输出逻辑电位其中的较低者。
17.如权利要求11的该输出驱动装置，其特征在于，一偏压提供电路提供一参考偏压给该下电位转换电路，用以控制该二下输出逻辑电位其中的较高者。
【文档编号】H03K19/0175GK104518774SQ201310444681
【公开日】2015年4月15日 申请日期:2013年9月26日 优先权日:2013年9月26日
【发明者】刘先凤, 陈俊嘉, 陈信光, 张耀忠 申请人:晨星半导体股份有限公司