专利名称：数据记录控制装置的制作方法
技术领域：
本发明涉及一种数据记录控制装置，这种数据记录控制装置是控制将数据调制后记录在例如光盘等记录介质中的数据记录装置的记录动作的。
例如，在作为记录介质采用DVD(Digital Versatile Disk)等光盘的DVD记录装置中，数据的记录如下进行。此外，在本说明书中，将上述DVD-R等、可记录数据的记录介质的DVD简称为「DVD」。
在这样的DVD中进行数据的记录时，首先，如图4所示，记录对象的数据(主数据)按2048字节单位进行分割，在其先头附加12字节的头(标题)，而在其末尾附加4字节的误码检测码(EDCError DetectionCode)。在主数据上附加头和EDC后的2064字节的数据，称为数据扇区，以172字节×12行作为单位进行处理。
另外，上述数据扇区，如图5所示，连续的16个，即172字节×192行作为1个块处理。对于该块，作为误码校验码(ECCError CorrectionCode)附加生成16行的外码属性(POOuter Code Parity)和10列的内码属性(PIInner Code Parity)。这样，附加生成了PO以及PI后的182字节×208行的数据被称为ECC块。
然后，如图6所示，上述附加生成的16行的PO每一行依次移动到附加了PI的各数据扇区的12行之后。这样，所产生的182字节×13行的数据称为记录扇区。
对这样获得的记录扇形的各数据实施调制后，生成与这些各数据对应的调制数据。然后，将这些调制数据写入到记录介质的DVD中。
这时，对上述各数据实施的调制，如下进行。首先，1字节，即8比特的数据变换成由变换表所对应的16比特的数据(表变换)。该表变换后的16比特的数据，包含在其中的各比特数据在「1」和「1」之间的「0」的连续个数在2以上10以下。然后，进一步对该表变换后的16比特数据实施NRZI(Non Return to Zero Invert)变换。NRZI变换是将变换对象的16比特数据的各比特值，在其前面的值出现「1」时进行反相的变换。这样，经过采用变换表的表变换以及NRZI变换后，8比特的数据被8-16调制后，调制成16比特的调制数据。
然而，在进行上述8-16调制的表变换时，采用多个变换表。在这多个变换表中，分别进行了编号。然后，在这些变换表中，在指定与所给出的8比特数据所对应的16比特数据的同时，指定对下一个8比特数据要采用的变换表的编号(NSTNext State)。这样，在指定1个8比特数据对应的16比特数据时，依次指定NST，这样对一连串数据列进行表变换时，连环进行8-16调制，获得与其对应的一连串调制数据。
但是，上述NST，调制对象的8比特数据的表变换结束之后并不是唯一确定，有时也会指定多个NST。
在此，在以下的说明中，对于1个8比特数据实施表变换和NRZI变换，获得与其对应的16比特数据的事件被称为「8-16调制」或者简称为「调制」。另外，在该调制后所获得的16比特数据中，对于实际向DVD写入的数据称为「调制数据」，而该调制后所获得的数据还没有确定是否要向DVD写入的数据称为「调制候选」，这样以示区别。
图7表示没有唯一确定NST时对一连串的数据列进行调制后作为调制候选的数据列产生的例子。在图7中，对图7(a)所示的一连串数据列实施调制后所获得的一连串调制候选(流)如图7(b)所示。此外，在图7(b)的各调制候选的下面记录在括号中的数字，表示由表变换获得的NST的个数。
这时，对数据A进行调制后获得调制数据A，同时指定2个NST。为此，对下一个数据B1进行调制时采用2个变换表，获得调制候选B1x和调制候选B1y。这时，与这些调制候选B1x和调制候选B1y对应指定的NST的个数分别各为1个。因此，对数据B2调制时，分别采用与调制候选B1x和调制候选B1y对应指定的NST，获得调制候选B2x和调制候选B2y。在此，与这些调制候选B2x和调制候选B2y对应指定的NST的个数也分别各为1个。
这样，对于1个数据指定2个NST时，产生多段的调制候选，其结果，分别产生以调制候选B1x为起点的流X和以调制候选B1y为起点的流Y的调制候选数据列。
在此，考察对于数据Bn的调制，指定与流X连环的调制候选Bnx，同时指定2个NST时的情况。这时，在流X、流Y之后获得3个或者4个调制候选。因此，在对下一数据C1进行调制获得调制候选之前，对于在这之前产生的流X以及流Y，需进行一方有效而另一方无效的判断，使所获得的调制候选只有2个的筛选处理。在该判断中，是对流X以及流Y，分别计算出作为为写入到光盘介质中的信号所包含的直流成分，例如DSV(Digital Sun Variation)值等，参照所计算出的DSV值等变换数据，使任一方的流为有效。在此，作为变换参数的DSV值，是每次将1个8比特数据变换成16比特数据时逐次计算出来的值，随着所进行的数据变换处理依次累计计算。因此，对流X、流Y任一方的流是否有效的判断，可以参照对位于该流的末尾的数据(数据Bnx、数据Bny)调制后所获得的DSV值进行。
然后，筛选处理的结果，当流X为有效时，包含在该流X中的调制候选B1x～Bnx作为调制数据确定。其结果，在每次从8比特数据向16比特数据的调制处理中所产生的2个调制候选中，确定1个作为调制数据。
另一方面，在判定成无效的流中，使得可以对其进行识别。例如，当判断流Y为无效时，通过在流Y的先头的调制候选B1y中写入给定的数据(附加标记)，使得可以识别该流Y已经被无效。这样，只剩下2个调制候选C1x0和调制候选C1x1，同时构成流X的调制候选列B1x～Bnx，作为数据列B1～Bn的调制数据。
在这样的DVD记录装置中，在对记录对象的数据进行8-16调制时，作为在记录介质中记录的调制候选，产生上述2个流。为此，作为控制这样的记录动作的数据记录控制装置，必须具有将这2个流保存，对作为调制数据确定后的数据依次进行输出处理的功能。
图8表示进行这样处理的数据记录控制装置的电路构成例。如图8所示，该数据记录控制装置包括数据取出电路41、8-16变换电路42、流控制器43、SRAM(静态随机存储器)44和并行/串行(P/S)变换电路45。然后，这些电路构成要素具有以下功能，进行上述所需要的处理。
首先，数据取出电路41取出8比特数据。对所取出的8比特数据，在8-16变换电路42中采用这时所指定的变换表进行调制。这时，如上所述，通常产生相对于2个流的2个数据作为调制候选。
然后，流控制器43取出8-16变换电路42输出的2个调制候选，将所取出的调制候选保持在自身的锁存电路中，同时通过存储器存取电路46保存在SRAM44中。另外，流控制器43，如参照图7说明的那样，在需要进行将调制候选筛选成2个的处理时，参照DSV等调制参数，从读出的调制候选中选择1个确定为调制数据。然后，应在没有被确定为调制数据的调制候选中附加标记，通过存储器存取电路写入标记。此外，在8-16调制电路42以及流控制器43中，内藏有只是保存2个～4个调制候选及其DSV值的锁存电路。
另外，在该SRAM44中，例如设置有具有给定存储容量的2个连接缓冲器。
然后，P/S变换电路45，从SRAM44中读出由流控制器43确定的调制数据以及与其并列产生的调制候选所构成的2个数据，将确定为调制数据的一方的数据进行P/S变换后串行输出。在此，P/S变换电路45在从SRAM44读出数据之前，必须确定所读出的2个调制候选中的一个作为调制数据，SRAM44确保设置在其内部的2个连接缓冲器的存储区域的足够容量。
在这样的DVD记录装置中的数据记录控制装置的一连串处理，通常与根据从DVD读出的同步信号所产生的时钟同步进行。然后，上述调制数据也和时钟同步1比特1比特输出。因此，为了记录1个8比特数据，将其变换后获得的16比特调制数据，作为16个比特脉冲串输出，需要16个时钟脉冲的时间。即，对于1个8比特数据，从数据取出电路41的数据取出到由P/S变换电路45从SRAM44中读出调制候选为止的处理，需要在上述16个时钟脉冲以内结束。
图9表示上述数据记录控制装置的处理与时钟同步后的处理步骤单位。在此，假定从1个调制数据获得2个NST。
即，首先，在第1步，数据取出电路41进行数据的取出。然后在第2步，8-16调制电路采用所指定的变换表将所取出的数据进行表变换，所获得的2个调制候选被输出给流控制器43。然后，流控制器43在第3步以及第4步，保存在自身的锁存电路中，同时将这2个调制候选保存在SRAM44中。进一步，流控制器43在第5步以及第6步，从包含这些2个的调制候选的多个流中选择1个作为调制数据。然后，在第7步，在被无效的流中附加标记。进一步，流控制器43在第8步，进行为连环调制所需要的各种运算等。最后，在第9步以及第10步，P/S变换电路45从SRAM44中读出2个数据。
然而，对于上述DVD记录装置，希望提高其动作速度。特别是，DVD记录装置用于大容量数据记录时，对于提高这样的动作速度的要求更加迫切。为此，上述数据记录控制装置的一连串处理希望能更加高速进行。
这样，为了提高数据记录控制装置的处理速度，提高上述一连串处理的动作频率。但是，这些处理，在采用逻辑电路构成的硬件中，要高速化是很困难的。这对于提高数据记录控制装置的处理速度是一种限制。
另外，另一方面，即使只提高上述比特脉冲串的输出处理的动作频率，从数据取出电路41读出数据到由P/S变换电路45从SRAM44读出数据为止的处理速度如果不能适应这样的频率时，将不能顺利进行这一连串的处理。
本发明，是对输入数据实施给定的调制处理产生调制数据的数据记录控制装置，包括对上述输入数据实施上述调制处理产生多个调制候选的调制电路、从上述调制电路中取出上述多个调制候选、根据变换参数从上述多个调制候选中选择一个确定为调制数据的选择电路、从上述调制电路中取出上述多个调制候选、在与给定时钟同步的处理步骤的同一步骤中保存这些多个调制候选的多个存储器、读出保存在上述多个存储器中的多个调制候选、选择输出在上述选择电路中从这些多个调制候选中确定的上述调制数据的输出电路，因而，用于例如象上述DVD等那样、从进行数据调制时所获得的多个调制候选中选择任一个记录在记录介质中的数据记录装置时，可以更高速控制其记录动作。
图2表示该实施例中一连串处理的流程与时钟同步后的处理步骤。
图3表示上述一连串处理被流水线化后进行处理的处理流程。
图4表示DVD的数据扇区。
图5表示DVD的ECC块。
图6表示ECC块的行替换以及记录扇区。
图7表示DVD的8-16调制中流的产生的例子。
图8表示现有的DVD的数据记录控制装置中以处理流程表示电路构成的方框图。
图9表示现有的DVD的数据记录控制装置中一连串处理的流程与时钟同步后的处理步骤。
图中11-数据取出电路；12-作为调制电路的8-16调制部；13-作为选择电路的流控制器；14a、14b-作为存储器的SRAM；15-作为输出电路的并行/串行(P/S)变换电路。
具体实施例方式
以下参照
图1～图3说明有关本发明的数据记录控制装置适用于DVD记录装置中的一实施例。
图1表示该数据记录控制装置的电路构成例。如图1所示，该数据记录控制装置包括数据取出电路11、8-16调制电路12、流控制器13、SRAM14a以及14b和并行/串行(P/S)变换电路15。该数据记录控制装置的构成和上述图8所示的电路大致相同，但本实施例的特点时具有2个SRAM14a以及14b。
各电路的构成要素也基本上和图8所示的数据记录控制装置具有同样的功能。
即，首先，数据取出电路11取出8比特数据。对所取出的8比特数据，在8-16调制电路12中采用作为这时的变换参数的NST所指定的变换表进行调制。这时，通常产生相对于2个流的2个数据作为调制候选输出，这一点和上述图8所示的数据记录控制电路相同。
然后，流控制器13接收这2个数据，将其附加在由各自的NST指定的流的末尾，并分别保存在与这2个流对应分别设置的SRAM14a以及14b的给定区域中。在这SRAM14a以及14b中，保存分别连环确定的2个流的处理，例如，通过设置具有给定存储容量的2个连接缓冲器可以实现。
然后，P/S变换电路15从SRAM14a以及14b中读出应向下一段电路输出的2个数据，将确定作为变换数据的一方的数据进行P/S变换后，作为比特脉冲串输出。在此，确定作为变换数据的一方的数据是指从由8-16调制电路12生成的2个调制候选中利用上述图7所示调制候选的筛选处理所获得的1个数据。然后，在P/S变换电路15中，例如根据在确定调制数据时所附加的标记，从SRAM14a以及14b中读出的2个数据中选择确定作为变换数据的一方的数据进行P/S变换。另外，P/S变换电路15在从SRAM14a、14b中读出作为输出对象的数据之前，必须从所读出的2个调制候选中确定其中一个作为调制数据。为此，SRAM14a以及14b设置成可以足够确保作为各自的连接缓冲器的存储容量。
然后，在DVD记录装置中作为数据记录控制装置的上述一连串处理，与根据在DVD的转动中检测出来的同步信号所产生的时钟同步，进行处理步骤。
图2表示上述数据记录控制装置的各处理与所给出的时钟同步后的处理步骤单位。即，首先，在第1步，从设置在该数据记录控制装置之外的DRAM(图中未画出)中进行数据的取出。然后在第2步，8-16调制电路采用在该时刻所指定的变换表将所取出的数据进行表变换，所获得的2个调制候选被输出给流控制器13。然后在第3步，流控制器43将这2个调制候选分别保存在SRAM14a以及14b中。可以同时将这2个调制候选在同一处理步骤中保存在给定区域中，是因为设置了2个SRAM14a以及14b，可以并行对2个调制候选进行保存处理。然后在第4步以及第5步，需要进行调制候选的筛选处理时，判断是否从包含这2个的调制候选的流中选择1个作为调制数据。在第6步，在被无效的流中附加标记。然后在第7步，进行为连环调制所需要的各种运算等。最后在第8步，从SRAM14a以及14b中读出作为输出对象的2个数据。在此，可以同时将这2个数据在同一处理步骤中从给定区域中读出，也是因为这对这2个流分别设置了各自的SRAM14a以及14b，可以并行进行2个调制候选的读出处理。
此外，该SRAM14a以及14b相互具有相同的地址映射。为此，对这SRAM14a以及14b为进行数据的保存以及读出的地址可以在1个电路中同时产生，可以简化地址产生电路的构成。
经过这样的处理步骤后，在该数据记录控制电路中，从数据取出电路11的数据取出到P/S变换电路15读出调制候选为止的处理只需8步即可完成。
这样，在本实施例的数据记录控制电路中，在可以在8步中进行上述一连串处理的基础上，进一步采用可以并行对连续2个数据进行处理的流水线化的构成。这样，该电路实际上可以在4步中进行上述一连串处理。
图3表示进行这样流水线化之后，对数据i以及紧接之后的连续数据进行上述一连串处理的样子。此外，在图3中，方框中的数字表示与上述处理对应的数字，其中双重方框中的数字表示对SRAM14a以及14b进行存取的处理。
如图3所示，该数据记录控制电路，首先在时刻t0～t4的期间，对数据i进行上述处理步骤1～4的处理。然后，该电路在时刻t4～t5的期间对数据i进行处理步骤5的处理，同时并行对数据(i+1)进行处理步骤1的处理。进一步，该电路在时刻t5～t6的期间对数据i进行处理步骤6的处理，同时并行对数据(i+1)进行处理步骤2的处理。然后，对2个数据i以及数据(i+1)依次并行进行处理，在时刻t4～t8的期间对数据i进行处理步骤5～8的处理，同时对数据(i+1)进行处理步骤1～4的处理。同样，在时刻t8～t12的期间对数据(i+1)进行处理步骤5～8的处理，同时对数据i进行处理步骤1～4的处理。
在此，流控制器13和P/S变换电路等不能同时从相互不同的电路对SRAM14a以及14b进行存取。在上述一连串处理中，通过排他性对SRAM14a以及14b进行存取，实现上述流水线化的处理(参见图3的双重方框的处理步骤)通过这样流水线化后进行处理，该数据记录控制装置，对于1个数据需要8步的上述一连串处理等效于在4步中进行。
进一步，该数据记录控制装置，上述图2所示的从数据取出到P/S变换电路15的数据读出为止的一连串处理以动作频率f1进行，同时P/S变换电路15的比特脉冲串的输出处理以动作频率f2进行。然后，动作频率f2为动作频率f1的4倍，即这2个动作频率f1以及f2之间存在以下关系。
f2＝4×f1这样，通过将比特脉冲串的输出处理的动作频率f2设定成用4步进行的包含8-16调制的上述一连串处理的动作频率f1的4倍，P/S变换电路15中的调制候选的读出和比特脉冲串的输出之间不会出现过剩或者不足的情况。
如上所述，依据有关本实施例的数据记录控制装置，可以获得以下的效果。
(1)对于进行数据调制时所产生的2个流，作为保存的存储区域分别设置SRAM14a以及14b。为此，分别包含在这2个流中的调制候选可以在同一处理步骤中进行保存和读出。这样，从由数据取出电路11进行的输出取出到由P/S变换电路15从SRAM14a以及14b中进行的数据读出为止的一连串处理，可以在比现有技术少的8个处理步骤中执行。
(2)SRAM14a以及14b相互具有相同的地址映射。为此，对这些SRAM14a以及14b进行存取的地址可以由1个电路同时产生，可以简化产生地址的电路。
(3)对于连续2个数据，从由数据取出电路进行的数据取出到由P/S变换电路15从SRAM14a以及14b中进行的输出读出为止的一连串处理被流水线化。为此，上述8步的处理步骤在等效于采用4步进行。
(4)通过包括P/S变换电路15，经过上述一连串的处理获得的调制数据，根据其处理速度作为比特脉冲串，在不会被中途中断的情况下可以被输出。
(5)由P/S变换电路15进行比特脉冲串的输出处理的动作频率f2被设定成上述一连串处理的动作频率f1的4倍。为此，不仅可以从P/S变换电路15高速输出比特脉冲串，而且当动作频率f2高时，对于以动作频率f1动作的上述一连串处理，可以增大时间上的余量。这时，P/S变换电路15中在数据读出和比特脉冲串的输出之间不会出现过剩或者不足的情况。另外，通过将动作频率f2设定成动作频率f1的4倍，可以简化提供这些动作频率f1以及f2的时钟电路的构成。
此外，上述实施例也可以进行以下变更后实施。
·在上述实施例中，SRAM14a以及14b虽然是以相互具有同一地址映射的情况进行了说明，但并不限定于这样的构成。上述SRAM14a以及14b也可以具有相互不同的地址映射，只要设置成可以在同一处理步骤中进行存取即可。
·在上述实施例中，对于连续2个数据，从由数据取出电路进行的数据取出到由P/S变换电路15从SRAM14a以及14b中进行的输出读出为止的一连串处理虽然是以被流水线化后进行处理的情况进行了说明，但并不一定需要这样的构成。上述流水线处理的实施是任意的。例如，即使在不倍流水线化后进行处理，而以8步进行上述一连串处理的情况，可以将上述比特脉冲串的输出处理的动作频率设定成上述一连串处理的动作频率的2倍。这时，P/S变换电路15中在调制候选读出和比特脉冲串的输出之间也不会出现过剩或者不足的情况。
·在上述实施例中，虽然是以作为在同一处理步骤中可以存取的存储区域设置了2个SRAM14a以及14b的情况为例，但并不限定于这样的构成。例如，也可以不采用2个SRAM14a以及14b，而采用可以同时在多个存储区域中进行存取的多个SRAM。另外，作为存储区域使用的半导体存储器，并不一定需要SRAM。也可以不采用这些SRAM，只要是在同一处理步骤中可以存取的多个所希望的存储区域，并且以所希望的动作频率进行存取，可以采用任意的存储器。
·在上述实施例中，由P/S变换电路15进行比特脉冲串的输出处理的动作频率f2虽然是以被设定成上述一连串处理的动作频率f1的4倍的情况为了，但并不限定于这样的构成。动作频率f2也可以时动作频率f1的2整数倍，或者也并不一定是整数倍。简言之，只要根据在P/S变换电路15中在调制候选读出和比特脉冲串的输出之间不出现过剩或者不足的情况，设定这些动作频率f1以及f2之比即可。
·在上述实施例中，作为数据记录控制装置虽然包括将调制数据变换成比特脉冲串的P/S变换电路15，这并不一定要在该数据记录控制装置中包括该电路。该P/S变换电路也可以设置在数据记录控制装置的外部，只要具有与该数据记录控制装置协动的功能即可。
·在上述实施例中，虽然是对控制以DVD作为记录介质使用的数据记录控制装置的记录动作的数据记录控制装置进行了说明，但并不限定于这样的构成。并不限定于上述DVD，只要是采用从在数据调制时所获得的多个调制候选中选择其中一个记录在记录介质中的数据记录装置的数据记录控制装置，都可以适用本发明。
依据本发明，通过与数据调制时所获得的多个调制候选对应设置多个存储器，可以在同一处理步骤进行多个调制候选的保存，同时在同一处理步骤进行调制候选的读出。这样，从调制数据的产生到调制数据的记录控制为止的一连串处理可以更加高速进行。
权利要求
1.一种数据记录控制装置，可对输入数据实施给定的调制处理产生调制数据，其特征是包括对所述输入数据实施所述调制处理产生多个调制候选的调制电路、从所述调制电路中取出所述多个调制候选、根据变换参数从所述多个调制候选中选择一个确定为调制数据的选择电路、从所述调制电路中取出所述多个调制候选、在与给定时钟同步的处理步骤的同一步骤中保存这些多个调制候选的多个存储器、以及读出保存在所述多个存储器中的多个调制候选、从这些多个调制候选中选择输出在所述选择电路中确定的所述调制数据的输出电路。
2.根据权利要求1所述的数据记录控制装置，其特征是进一步包括与所述多个存储器的每一个对应、控制对各存储器的数据的输入输出的多个存取电路。
3.根据权利要求1所述的数据记录控制装置，其特征是所述多个存储器具有相互相等的存储容量，设定成相同的地址映射。
4.根据权利要求1所述的数据记录控制装置，其特征是所述输出电路将从所述多个存储器中读出的数据变换成串行数据后输出，以所述调制电路以及所述选择电路的动作频率的整数倍的动作频率进行数据的输出。
5.一种数据记录控制装置，可对输入数据实施给定的调制处理产生调制数据，其特征是包括对所述输入数据实施所述调制处理产生多个调制候选的调制电路、从所述调制电路中取出所述多个调制候选、根据变换参数从所述多个调制候选中选择一个确定为调制数据的选择电路、可以对地址相互不同的多个存储区域同时进行存取、从所述调制电路中取出所述多个调制候选、在与给定时钟同步的处理步骤的同一步骤中保存这些多个调制候选的多个存储器、以及读出保存在所述多个存储器中的多个调制候选、从这些多个调制候选中选择输出在所述选择电路中确定的所述调制数据的输出电路。
6.根据权利要求5所述的数据记录控制装置，其特征是所述输出电路将从所述存储器中读出的数据变换成串行数据后输出，以所述调制电路以及所述选择电路的动作频率的整数倍的动作频率进行数据的输出。
全文摘要
一种数据记录控制装置，包括数据取出电路(11)、8－16调制电路(12)、流控制器(13)、SRAM(14a)及(14b)和并行/串行(P/S)变换电路(15)。使这些与时钟同步分别进行处理。流控制器(13)以及P/S变换电路(15)在同一处理步骤中对SRAM(14a)及(14b)进行保存及读出，从由数据取出电路(11)进行的数据取出到由P/S变换电路(15)进行的调制候选读出为止的一连串处理在8步中完成。从而在用于例如象DVD(Digital Versatile Disk)等那样、从进行数据调制时所获得的多个调制候选中选择一个记录在记录介质中的数据记录装置时，可以更高速控制其记录动作的。
文档编号G11B20/18GK1453783SQ03110430
公开日2003年11月5日 申请日期2003年4月15日 优先权日2002年4月25日
发明者白石卓也, 富泽真一郎 申请人:三洋电机株式会社