专利名称：三元内容可寻址存储器件的制作方法
技术领域：
本发明涉及一种内容可寻址存储单元(以下称作“CAM单元”)，特别涉及一种能够存储三种信息状态的三元(ternary)内容可寻址存储单元(以下称作“TCAM单元”)。
背景技术：
CAM是按其本身的内容寻址的存储器。在RAM或ROM中，地址用来表示存储单元阵列的特定位置，并且输出存储在寻址位置中的数据，与之不同，CAM是从外部向其提供数据，并且在CAM的内容之内进行搜索，以与提供数据进行匹配，并且根据比较结果输出一个地址。CAM的每个单元均包括比较逻辑。输入到CAM的数据值同时与存储在所有单元中的数据进行比较。匹配结果是地址。CAM通常用于需要快速搜索模式、列表、图像数据等的应用中。
CAM单元可以分为两态CAM单元和TCAM单元。典型的两态CAM单元用RAM单元构成以存储两种信息状态即逻辑“1”状态和逻辑“0”状态中之一。两态CAM单元包括比较电路，将从外部提供的数据(以下称作‘比较数据’)与存储在RAM单元中的数据进行比较，并且当比较数据与存储数据相匹配时，将相应匹配线驱动到预定状态。两态CAM单元的例子公开于标题为“CONTENT ADDRESSABLE MEMORY HAVING DUAL ACCESSMODE(具有双重访问模式的内容可寻址存储器)”的美国专利4,646,271号、标题为“HIGH DENSITY，DYNAMIC，CONTENT-ADDRESSABLE MEMORYCELL(高密度、动态的内容可寻址存储单元)”的美国专利4,780,845号、标题为“LOW CAPACITANCE CONTENT-ADDRESSABLE MEMORY CELL(低电容内容可寻址存储单元)”的美国专利5,490,102号、以及标题为“CONTENTADDRESSABLE MEMORY(内容可寻址存储器)”的美国专利5,495,382号。
TCAM单元可以存储三种信息状态，即逻辑“1”状态、逻辑“0”状态和“随意”状态。TCAM单元，包括主RAM单元，用于存储两种信息状态中之一，即逻辑“1”状态或逻辑“0”状态；以及屏蔽(mask)RAM单元，用于存储局部(local)屏蔽数据。比较数据与存储在主RAM单元中的数据之间的比较结果用屏蔽数据进行屏蔽，从而使比较结果不影响相应匹配线。这种TCAM单元向用户提供更大的灵活性来确定在比较操作期间将屏蔽一个字中的哪些数据位。TCAM单元例如在标题为“CONTENT ADDRESSABLEMEMORY STORAGE DEVICE(内容可寻址存储器件)”的美国专利6,044,055号以及标题为“TERNARY CONTENT ADDRESSABLE MEMORY CELL(三元内容可寻址存储单元)”的美国专利6,514,384号中有进一步的描述。图1示出传统TCAM单元，包括主存储单元，具有两个NMOS晶体管T1和T2以及两个反相器INV1和INV2；比较电路，由三个NMOS晶体管T3、T4和T5组成；屏蔽电路，由NMOS晶体管T6组成；以及屏蔽存储单元，由两个NMOS晶体管T7和T8以及两个反相器INV3和INV4组成。图1所示的TCAM单元在美国专利6,154,384号中有描述。表示为“BL”和“BLB”的信号线用于主存储单元的数据传输。表示为“CL”和“CLB”的信号线用于比较数据传输。表示为“ML”和“MLB”的信号线用于屏蔽存储单元的屏蔽数据传输。TCAM由以包括多行和多列的矩阵形式排列的TCAM单元构成。一行上的TCAM单元组成一个字，它可以是32、64、128位或更高。一行上各个TCAM单元的晶体管T5和T6组成匹配线MATCH的线连接“或”逻辑。
虽然TCAM向很多应用提供如快速访问的优点，但是缺点也确实存在。例如，当图1的TCAM单元的比较数据与存储在主存储单元中的数据不匹配时，执行匹配线的放电操作。由于不匹配字的出现数通常大于匹配字的出现数，因此频繁对与不匹配字相对应的匹配线(MATCH)放电，从而功耗增大。
另一问题如图2A所示。图1的节点DX的逻辑高电平(VCL-Vtn4或VCL-Vtn3，其中，VCL表示CL线的电压，VCLB表示CLB线的电压，并且Vtn3和Vtn4分别表示晶体管T3和T4的阈值电压)接近于仅比晶体管T3或T4的阈值电压略高一些的电压。该DX高电平电压用来导通晶体管T5。为补偿降低的高电压电平，必须使用大尺寸晶体管T5。在每个单元中都需要较大尺寸的晶体管将降低TCAM的整体密度。更糟的是，如果工作电压降低，则TCAM单元可能由于DX的高电平电压不能满足晶体管T5的阈值电压而不能正确工作。为说明起见，假定工作电压为1.2V并且NMOS晶体管T5的阈值电压为0.5V，因此DX节点的高电平变为0.7V，如图2A和2B所示。由于该电平没有高至足以导通NMOS晶体管T5，因此匹配线MATCH上的信号电平不能用来正确表示匹配或不匹配。
回到图1的TCAM单元，如果比较结果未被屏蔽(通过晶体管T6)，则当比较数据与存储在主存储单元中的数据相匹配时，晶体管T5关断，而当不匹配时，晶体管T5导通。也就是，当匹配时，匹配线MATCH保持在预充电状态。当不匹配时，匹配线的电荷通过晶体管T5和T6放电。匹配线MATCH的放电速度是一个字中未匹配位数的函数。例如，当一个字中只有一位未匹配时，匹配线MATCH的电荷通过未匹配TCAM单元的晶体管T5和T6放电。当m位字中有n位未匹配(n是小于m的正整数)时，匹配线MATCH的电荷通过n个TCAM单元的晶体管nx(T5，T6)放电。对匹配线MATCH放电所需的时间根据未匹配单元的个数而变化。为最小化放电速度差异，则需要较大尺寸的晶体管T5和T6。然而，这将导致较大尺寸的TCAM单元。因此，放电速度差异也将负面影响TCAM的密度。
鉴于上述方面，需要一种内容可寻址存储单元，它可以稳定地以低工作电压、低功耗工作，并且有助于高密度CAM的制造。
发明内容
根据本发明的一方面，提供一种三元内容可寻址存储器(TCAM)，它具有在多行和多列上排列的单元阵列，其中每个单元均包括主存储单元，用于存储数据位及其补码，以及一对位线，用于输送数据位及其补码；比较电路，具有一对比较线和一个输出节点，比较电路连接到主存储单元，用于将数据位及其补码与相应比较线进行比较，并且在输出节点输出比较信号；匹配电路，连接到比较电路的输出节点、匹配输入线和匹配输出线，匹配电路用于根据比较信号选择性地将匹配输入线连接到匹配输出线；屏蔽存储单元，用于存储和输出屏蔽数据；以及屏蔽电路，连接到匹配电路、匹配输入线和匹配输出线，用于根据屏蔽数据，屏蔽比较信号，或者选择性将匹配输入线连接到匹配输出线。
最好，比较电路包括一对PMOS晶体管，并且该PMOS晶体管对相应连接到比较线对，并且共同连接在比较电路的输出节点。此外，匹配电路和屏蔽电路均包括一个NMOS晶体管，其中，匹配电路和屏蔽电路的NMOS晶体管共同连接在匹配输入线和匹配输出线。在一个实施例中，匹配输入线在比较信号表示匹配时连接到匹配输出线。
根据本发明的另一方面，当屏蔽数据表示屏蔽状态时，匹配输入线连接到匹配输出线。最好，沿着同一行，匹配输入线还与前一单元的匹配输出线级联，或者匹配输出线与后一单元的匹配输入线级联。TCAM还包括放电电路，连接到地和同一行的第一单元的匹配输入线；以及预充电电路，连接到预设电压和同一行的最后单元的匹配输出线，其中，当同一行的所有单元输出匹配时，同一行的所有匹配输入和输出线放电至大致地电压。根据本实施例，比较电路包括一对PMOS晶体管和一对NMOS晶体管，其中每个PMOS晶体管共同连接到相应NMOS晶体管和相应比较线，并且匹配电路和屏蔽电路均包括一个NMOS晶体管。
根据本发明的另一方面，匹配电路和屏蔽电路均包括一个PMOS晶体管，并且比较电路包括一对NMOS晶体管，PMOS晶体管共同连接在匹配输入线和匹配输出线。本实施例的TCAM还包括预充电电路，连接到预设电压和同一行的第一单元的匹配输入线；以及放电电路，连接到地和同一行的最后单元的匹配输出线，其中，当同一行的所有单元输出匹配时，同一行的所有匹配输入和输出线预充电至大致预设电压。
最好，主存储单元和屏蔽存储单元是SRAM、DRAM或非易失性(NVM)单元中的至少一种。TCAM还包括相互连接的主字线和屏蔽字线。此外，匹配电路和屏蔽电路均包括一个PMOS晶体管。
根据本发明的另一个实施例，提供一种具有在多行和多列上排列的单元阵列的内容可寻址存储器(CAM)，其中每个单元均包括主存储单元，用于存储数据位及其补码，以及一对位线，用于输送数据位及其补码；比较电路，具有一对比较线和一个输出节点，比较电路连接到主存储单元，用于将数据位及其补码与相应比较线进行比较，并且在输出节点输出比较信号；匹配电路，连接到比较电路的输出节点、匹配输入线和匹配输出线，匹配电路用于根据比较信号选择性地将匹配输入线连接到匹配输出线；放电电路，连接到地；预充电电路，连接到预设电压；放电电路或预充电电路连接到同一行的匹配输入线或同一行的匹配输出线，其中，当同一行的所有单元输出匹配时，对同一行的所有匹配输入和输出线预充电或放电。
最好，比较电路包括一对PMOS晶体管，并且匹配电路包括一个NMOS晶体管。根据另一个实施例，比较电路包括一对NMOS晶体管，并且匹配电路包括一个PMOS晶体管。
最好，TCAM还包括屏蔽电路，连接到匹配电路、匹配输入线和匹配输出线，用于根据屏蔽数据，屏蔽比较信号，或者选择性地将匹配输入线连接到匹配输出线。还包括存储控制器，用于向CAM提供工作模式。
还提供一种方法，用于操作具有在多行和多列上排列的单元阵列的内容可寻址存储器(CAM)，包括如下步骤在主存储单元中存储数据位及其补码；将数据位及其补码与相应比较线的信号进行比较，并且输出比较信号；根据比较信号的匹配表示，选择性地将匹配输入线连接到匹配输出线，以形成匹配线；并且当同一行的所有存储单元均匹配时，将匹配线设在第一电压电平，其中，所述第一电压为地电压或电源电压。
通过结合附图对本发明的优选实施例进行全面详细描述，本发明的上述和其它方面和特性将会变得更加清楚。
图1是传统TCAM单元的电路图；图2A示出比较操作期间图1的TCAM单元的内部节点的电压电平；图2B示出图1的TCAM单元的内部节点的电压电平；图3是根据本发明一个实施例的三元内容可寻址存储器(TCAM)的方框图；图4是图3所示的TCAM中的TCAM单元的电路图；图5示出TCAM单元的比较操作期间图4所示的TCAM单元的内部节点的电压电平；图6是图3所示的TCAM中的TCAM单元的另一个实施例的电路图；图7是根据本发明另一个实施例的三元内容可寻址存储器(TCAM)的方框图；图8是图7所示的TCAM中的TCAM单元的电路图；图9是图7所示的TCAM中的TCAM单元的另一个实施例的电路图。
具体实施例方式
参照图3，本发明的TCAM100包括具有在i行和j列的矩阵上排列的多个TCAM单元TCCij的阵列120，其中，i为0到m之间，而j为0到n之间，m和n是自然数。每一行的TCAM单元共同连接到同一字线。例如，第一行的TCAM单元TCC00-TCC0n共同连接到字线WL0。第二行的TCAM单元TCC10-TCC1n共同连接到字线WL1。第m行的TCAM单元TCCm0-TCCmn共同连接到字线WLm。字线WL0-WLm连接到解码器140，它根据来自存储控制器(未示出)的工作模式指令选择性地驱动字线WL0-WLm。例如，当将数据信息存储在任一行的TCAM单元中或者从中读出数据信息时，解码器140选择性地驱动字线WL0-WLm中之一。在比较数据位(组成搜索字)与存储在每一行的TCAM单元中的数据位(组成一个字)进行比较的情况下，解码器140不同时选择所有字线WL0-WLm。每一列的TCAM单元共同连接到位线对、屏蔽线对和比较线对。例如，第一列的TCAM单元TCC00-TCCm0共同连接到位线对BL0和BL0B、屏蔽线对ML0和ML0B以及比较线对CL0和CL0B。第二列的TCAM单元TCC01-TCCm1共同连接到位线对BL1和BL1B、屏蔽线对ML1和ML1B以及比较线对CL1和CL1B。第n列的TCAM单元TCC0n-TCCmn共同连接到位线对BLn和BLnB、屏蔽线对MLn和MLnB以及比较线对CLn和CLnB。每一列的位线对BLi和BLiB用于传输要存储到相应列的TCAM单元中/从其中读出的数据。每一列的屏蔽线对MLi和MLiB用于传输要存储到相应列的TCAM单元中/从其中读出的屏蔽数据。每一列的比较线对CLi和CLiB用于传输比较数据。
根据本发明一个实施例的TCAM单元100包括分别对应于各行或字线WL0-WLm的匹配线MATCH0-MATCHm。匹配线MATCH0-MATCHm均分为多个匹配线段。例如，第一行的匹配线MATCH0分为匹配线段MATCH00到MATCH0n+1。第二行的匹配线MATCH1分为匹配线段MATCH10到MATCH1n+1。第m行的匹配线MATCHm分为匹配线段MATCHm0到MATCHmn+1。在每一行，TCAM单元分别连接在相邻匹配线段之间。例如，位于第一行和第一列的TCAM单元TCC00连接在匹配线段MATCH00与MATCH01之间。位于第一行和第二列的TCAM单元TCC01连接在匹配线段MATCH01与MATCH02之间。位于第一行和第n列的TCAM单元TCC0n连接在匹配线段MATCH0n与MATCH0n+1之间。其他行的TCAM单元以上述相同方式排列。
放电电路160D0、160D1、…、和160Dm分别连接到各自属于匹配线MATCH0到MATCHm的相应第一匹配线段MATCH00、MATCH10、…、和MATCHm0。放电电路160D0-160Dm分别将相应匹配线段MATCH00到MATCHm0电气连接到地电压，用于将匹配线放电。预充电电路180P0、180P1、…、和180Pm分别连接到最后匹配线段MATCH0n+1、MATCH1n+1、…、和MATCHmn+1。预充电电路180P0-180Pm分别将相应匹配线段MATCH0n+1-MATCHmn+1电气连接到电源电压。放电电路160D0-160Dm和预充电电路180P0-180Pm根据最好来自存储控制器(未示出)的工作模式工作或者选择性地工作。所有行的最后匹配线段MACTH0n+1-MACTHmn+1连接到匹配电路200，它根据匹配线段MACTH0n+1-MACTHmn+1的逻辑状态，生成对应于当前输入比较数据的地址。
图4示出图3所示的一个TCAM单元例如TCC00的一个优选实施例。TCAM单元包括主存储单元和屏蔽存储单元。虽然在此所示的主存储单元和屏蔽存储单元为SRAM单元，但是对于本领域的普通技术人员而言是显然的，也可以使用其他类型的存储单元例如DRAM单元、FRAM单元等。
主存储单元连接到位线对BL0和BL0B，并且包括两个NMOS晶体管T10和T12以及两个反相器INV10和INV12。当存储在主存储单元中的数据为“0”时，单元节点CN10具有逻辑低电平，并且单元节点CN12具有逻辑高电平。当存储在主存储单元中的数据为“1”时，单元节点CN10具有逻辑高电平，并且单元节点CN12具有逻辑低电平。屏蔽存储单元连接到屏蔽线对ML0和ML0B以及字线WL0，并且包括两个NMOS晶体管T22和T24以及两个反相器INV14和INV16。当存储在屏蔽存储单元中的屏蔽数据为“0”时，单元节点CN14具有逻辑低电平，并且单元节点CN16具有逻辑高电平。当存储在屏蔽存储单元中的屏蔽数据为“1”时，单元节点CN14具有逻辑高电平，并且单元节点CN16具有逻辑低电平。
CAM单元TCC00还包括两个PMOS晶体管T14和T16和两个NMOS晶体管T18和T20。PMOS晶体管T14的第一电极(漏极或源极)连接到互补比较线CL0B，其第二电极(源极或漏极)连接到内部节点DX，而其控制电极连接到主存储单元的单元节点CN10。PMOS晶体管T16的第一电极(源极或漏极)连接到比较线CL0，其第二电极(漏极或源极)连接到内部节点DX，而其控制电极连接到主存储单元的单元节点CN12。PMOS晶体管T14和T16组成检测电路，用于检测通过比较线对传输的比较数据是否与存储在主存储单元中的数据相匹配。
NMOS晶体管T18的第一电极(或源极)连接到匹配线段MATCH00，其第二电极(或漏极)连接到匹配线段MATCH01，而其控制电极连接到内部节点DX。NMOS晶体管T18组成匹配电路，当比较数据与存储在主存储单元中的数据相匹配时，它电气连接匹配段MATCH00和MATCH01。NMOS晶体管T20的第一电极(或源极)连接到匹配线段MATCH00，其第二电极(或漏极)连接到匹配线段MATCH01，而其控制电极连接到屏蔽存储单元的单元节点CN16。NMOS晶体管T20组成屏蔽电路，它根据存储在屏蔽存储单元中的屏蔽数据，电气连接匹配线段MATCH00和MATCH01。虽然主存储单元和屏蔽存储单元连接到同一字线WL0，如图4所示，但是显然字线可以分为两个字线部分，它们分别连接到主存储单元和屏蔽存储单元。
在具有上述结构的TCAM单元中，当屏蔽数据为“0”时，TCAM单元TCC00处于“X”或“随意”状态。当屏蔽数据为“1”时，TCAM单元TCC00执行比较操作。更具体地说，在屏蔽数据为“0”的“X”状态下，屏蔽存储单元的单元节点CN14具有逻辑低电平，并且其单元节点CN16具有逻辑高电平。在这种情况下，NMOS晶体管T20导通，并且匹配线段MATCH00和匹配线段MATCH01相互电气连接。这意味着匹配线段MATCH00和MATCH01相互电气连接而与比较数据和存储在主存储单元中的数据之间的比较结果无关。当屏蔽数据为“1”时，屏蔽存储单元的单元节点CN14具有逻辑高电平，并且其单元节点CN16具有逻辑低电平。在这种情况下，NMOS晶体管T20关断。匹配线段MATCH00和匹配线段MATCH01根据比较数据与存储在主存储单元中的数据之间的比较结果来电气连接。
现在将描述TCAM单元的示例性比较功能。当存储在主存储单元中的数据为“0”时，主存储单元的单元节点CN10具有逻辑低电平，并且其单元节点CN12具有逻辑高电平。当TCAM单元未被屏蔽时，TCAM单元执行比较功能。当存储在主存储单元中的数据为“1”时，单元节点CN10具有逻辑高电平，并且单元节点CN12具有逻辑低电平。内部节点DX的逻辑状态根据比较数据与存储在主存储单元中的数据之间的比较结果来确定。作为示例，当存储在主存储单元中的数据为“0”时，PMOS晶体管T14导通，并且PMOS晶体管T1 6关断。当通过比较线对CL0和CL0B传输“0”比较数据时，互补比较线CL0B上的“1”数据通过PMOS晶体管T14传输到内部节点DX。这就使NMOS晶体管T18导通，并且使匹配线段MATCH00和MATCH01相互电气连接。另一方面，当通过比较线对CL0和CL0B传输“1”比较数据时，互补比较线CL0B上的“0”数据通过PMOS晶体管T14传输到内部节点DX。这就使NMOS晶体管T18关断，并且匹配线段MATCH00和MATCH01不电气连接。
图5示出TCAM单元的比较操作期间图4所示的TCAM单元的内部节点的电压电平。当内部节点DX放电时，DX电压降至PMOS晶体管T14或T16的阈值电压Vtp14或Vtp16。
当存储在主存储单元中的数据为“1”时，PMOS晶体管T14关断并且PMOS晶体管T16导通。当通过比较线对CL0和CL0B传输“0”比较数据时，比较线对CL0上的“0”数据通过PMOS晶体管T14传输到内部节点DX。这就使NMOS晶体管T18关断，并且使匹配线段MATCH00和MATCH01相互电气分离。另一方面，当通过比较线对CL0和CL0B传输“1”比较数据时，比较线CL0上的“1”数据通过PMOS晶体管T14传输到内部节点DX。这就使NMOS晶体管T18导通，并且使匹配线段MATCH00和MATCH01相互电气连接。因此，当比较数据与存储在主存储单元中的数据相匹配时，匹配线段MATCH00和MATCH01相互电气连接。另一方面，当比较数据与之不匹配时，匹配线段MATCH00和MATCH01相互电气分离。在任一行，当存储在同一行的所有TCAM单元中的数据位与通过相应比较线对传输的比较数据位相匹配时，组成对应于该行的匹配线的各匹配线段相互电气连接，并且连接到相应放电电路160D[X]m。结果，对应于该行的匹配线大致放电到地电压。
在本发明的TCAM单元中，每一行的第一匹配线段通过放电电路连接到地电压，并且最后匹配线段通过预充电电路连接到电源电压。除非一行中所有TCAM单元的存储数据的比较结果均为匹配，在这种情况下，MATCH输出放电到‘0’，否则每一行的MATCH输出将处于‘预充电’电平或者‘1’。因此，只有当每一个字的所有数据位与比较数据位相匹配时，每一行的匹配线的逻辑状态才发生变化。这意味着匹配线的逻辑状态以相同的速度变化而与一个字的未匹配数据位的个数无关。
如前所述，在图1所示的传统TCAM单元结构中，如果工作电压下降，则TCAM单元不能执行比较功能。有利的是，根据本发明TCAM单元结构的第一实施例，比较线CL0或互补比较线CL0B的逻辑高电平在不降低阈值电压的情况下，通过PMOS晶体管T14或T16传输到内部节点DX。因此，即使当工作电压低时，TCAM单元也正常执行比较功能，从而提高TCAM单元的可靠性。另外，由于比较线CL0或互补比较线CL0B的逻辑高电平通过PMOS晶体管T14或T16传输到内部节点DX而不降低阈值电压，因此NMOS晶体管T18的驱动能力提高。随着驱动能力的提高，NMOS晶体管T18的尺寸可以减小。并且，TCAM的整体密度提高。
此外，由于不匹配字的次数远远大于匹配字的次数，因此图1的传统TCAM单元结构的功耗相当高，这是因为匹配线的逻辑状态在出现不匹配时发生变化。另一方面，本发明的TCAM结构需要相当低的功耗，因为匹配线的逻辑状态仅在出现匹配时才发生变化。图6是根据本发明另一个实施例的TCAM单元的电路图。在图6和图4中，相同的标号表示相同的组件。除了在图6的电路中添加NMOS晶体管T26和T28之外，图6的TCAM单元与图4的TCAM单元大致相同。NMOS晶体管T26的第一电极连接到互补比较线CL0B，其第二电极连接到内部节点DX，而其控制电极连接到主存储单元的单元节点CN12。NMOS晶体管T28的第一电极连接到比较线CL0，其第二电极连接到内部节点DX，而其控制电极连接到主存储单元的单元节点CN10。根据这种结构，内部节点DX的电压从电源电压完全变到地电压。
图7是示出根据本发明第二实施例的内容可寻址存储器(CAM)的方框图。在图7和图3中，相同的标号表示相同的组件。如图7所示，预充电电路连接到每一行的第一匹配线段，并且放电电路连接到其最后匹配线段。例如，预充电电路180P0’连接到第一行的第一匹配线段MATCH00，并且放电电路160D0’连接到其最后匹配线段MATCH0n+1。预充电电路180P1’连接到第二行的第一匹配线段MATCH10，并且放电电路160D1’连接到其最后匹配线段MATCH1n+1。预充电电路180Pm’连接到最后一行的第一匹配线段MATCHm0，并且放电电路160Dm’连接到其最后匹配线段MATCHmn+1。图8是图7的TCAM中的TCAM单元结构的一个优选实施例的电路图。虽然图8所示的是位于第一行和第一列的TCAM单元，但是应该理解图7的TCAM中的其他单元具有相同的结构。根据本发明这一实施例的TCAM单元TCC00包括主存储单元和屏蔽存储单元。虽然示出SRAM单元作为主存储单元和屏蔽存储单元，但是对于本领域的技术人员而言是显然的，也可以使用其他存储单元例如DRAM单元、FRAM单元等。主存储单元连接到位线对BL0和BL0B以及字线WL0，并且包括两个NMOS晶体管T30、T32以及两个反相器INV30和INV32。当存储在主存储单元中的数据为“0”时，主存储单元的单元节点CN30具有逻辑低电平，并且单元节点CN32具有逻辑高电平。当存储在主存储单元中的数据为“1”时，主存储单元的单元节点CN30具有逻辑高电平，并且其单元节点CN32具有逻辑低电平。屏蔽存储单元连接到屏蔽线对ML0和ML0B以及字线WL0，并且包括两个NMOS晶体管T42和T44以及两个反相器INV34和INV36。当存储在屏蔽存储单元中的屏蔽数据为“0”时，屏蔽存储单元的单元节点CN34具有逻辑低电平，并且单元节点CN36具有逻辑高电平。当该屏蔽存储单元中的屏蔽数据为“1”时，屏蔽存储单元的单元节点CN34具有逻辑高电平，并且单元节点CN36具有逻辑低电平。
根据本发明这一实施例的TCAM单元TCC00还包括两个NMOS晶体管T34和T36和两个PMOS晶体管T38和T40。NMOS晶体管T34的第一电极(源极或漏极)连接到互补比较线CL0B，其第二电极(漏极或源极)连接到内部节点DX，而其控制电极连接到主存储单元的单元节点CN30。NMOS晶体管T36的第一电极(源极或漏极)连接到比较线CL0，其第二电极(漏极或源极)连接到内部节点DX，而其控制电极连接到主存储单元的单元节点CN32。NMOS晶体管T34和T36组成检测电路，用于检测传输到比较线对的比较数据是否与存储在主存储单元中的数据相匹配。PMOS晶体管T38的第一电极(或源极)连接到匹配线段MATCH00，其第二电极(或漏极)连接到匹配线段MATCH01，而其控制电极连接到内部节点DX。PMOS晶体管T38组成匹配电路，用于当比较数据与存储数据相匹配时，相互电气连接匹配线段MATCH00和MATCH01。PMOS晶体管T40的第一电极(或源极)连接到匹配线段MATCH00，其第二电极(或漏极)连接到匹配线段MATCH01，而其控制电极连接到屏蔽存储单元的单元节点CN34。PMOS晶体管T40组成屏蔽电路，用于根据存储在屏蔽存储单元中的屏蔽数据，相互电气连接匹配线段MATCH00和MATCH01。
根据这种电路结构，当屏蔽数据为“0”时，匹配线段MATCH00和MATCH01相互电气连接而与比较结果无关。因此，匹配线段MATCH01通过匹配线段MATCH00和PMOS晶体管T40由预充电电路180P0’(参见图7)充电至电源电压。当屏蔽数据为“1”时，其电气连接根据比较结果来确定。当比较数据与存储在主存储单元中的数据相匹配时，内部节点DX的逻辑电平大致变为地电压，这就导通晶体管T38，从而相互电气连接匹配线段MATCH00和MATCH01。另一方面，当比较数据与之不匹配时，内部节点DX连接到信号线CL0或CL0B(处于高电平)，这就关断晶体管T38，从而相互电气分离匹配线段MATCH00和MATCH01。
图9是示出图7所示的TCAM中的另一TCAM单元的电路图。在图9和图8中，相同的标号表示相同的组件。除了在图9中添加PMOS晶体管T46和T48之外，图9的TCAM单元与图8的TCAM单元大致相同。PMOS晶体管T46的第一电极连接到互补比较线CL0B，其第二电极连接到内部节点DX，而其控制电极连接到主存储单元的单元节点CN32。PMOS晶体管T48的第一电极连接到比较线CL0，其第二电极连接到内部节点DX，而其控制电极连接到主存储单元的单元节点CN30。根据这种结构，内部节点DX的电压从电源电压完全变到地电压。在其他方面，图9的TCAM单元可以同样工作并且获得与图8的TCAM单元相同的效果。
如上所述，根据本发明实施例的三元内容可寻址存储器(TCAM)具有与非型匹配线结构，其中，只有当存储在一个字的TCAM单元中的所有数据位均与相应比较数据位相匹配时，匹配线的电平才发生改变，例如放电/充电。这就导致减小功耗并且提高可靠性和密度。组成检测电路的晶体管(例如，图4的T14和T16)被构成为与组成匹配电路的晶体管(例如，图4的T18)互补。
结果，根据本发明实施例的TCAM单元适用于高密度CAM，并且可以稳定地以低电压工作。
尽管本发明是参照其优选实施例来具体描述的，但本领域的技术人员应该理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。
权利要求
1.一种三元内容可寻址存储器(TCAM)，具有在多行和多列上排列的单元阵列，其中每个单元均包括主存储单元，用于存储数据位及其补码，以及一对位线，用于输送数据位及其补码；比较电路，具有一对比较线和一个输出节点，比较电路连接到主存储单元，用于将数据位及其补码与相应比较线进行比较，并且在输出节点输出比较信号；匹配电路，连接到比较电路的输出节点、匹配输入线和匹配输出线，匹配电路用于根据比较信号选择性地将匹配输入线连接到匹配输出线；屏蔽存储单元，用于存储和输出屏蔽数据；以及屏蔽电路，连接到匹配电路、匹配输入线和匹配输出线，用于根据屏蔽数据，屏蔽比较信号，或者选择性将匹配输入线连接到匹配输出线。
2.如权利要求1所述的TCAM，其中，比较电路包括一对PMOS晶体管。
3.如权利要求2所述的TCAM，其中，PMOS晶体管对相应连接到比较线对，并且共同连接在比较电路的输出节点。
4.如权利要求2所述的TCAM，其中，匹配电路和屏蔽电路均包括一个NMOS晶体管。
5.如权利要求4所述的TCAM，其中，匹配电路和屏蔽电路的NMOS晶体管共同连接在匹配输入线和匹配输出线。
6.如权利要求1所述的TCAM，其中，当比较信号表示匹配时，匹配输入线连接到匹配输出线。
7.如权利要求1所述的TCAM，其中，当屏蔽数据表示屏蔽状态时，匹配输入线连接到匹配输出线。
8.如权利要求1所述的TCAM，其中，沿着同一行，匹配输入线与前一单元的匹配输出线级联，或者匹配输出线与后一单元的匹配输入线级联。
9.如权利要求8所述的TCAM，还包括放电电路，连接到地和同一行的第一单元的匹配输入线；以及预充电电路，连接到预设电压和同一行的最后单元的匹配输出线，其中，当同一行的所有单元输出匹配时，同一行的所有匹配输入和输出线放电至大致地电压。
10.如权利要求1所述的TCAM，其中，比较电路包括一对PMOS晶体管和一对NMOS晶体管，其中每个PMOS晶体管共同连接到相应NMOS晶体管和相应比较线
11.如权利要求10所述的TCAM，其中，匹配电路和屏蔽电路均包括一个NMOS晶体管。
12.如权利要求1所述的TCAM，其中，匹配电路和屏蔽电路均包括一个PMOS晶体管。
13.如权利要求12所述的TCAM，其中，比较电路包括一对NMOS晶体管。
14.如权利要求12所述的TCAM，其中，PMOS晶体管共同连接在匹配输入线和匹配输出线。
15.如权利要求12所述的TCAM，还包括预充电电路，连接到预设电压和同一行的第一单元的匹配输入线；以及放电电路，连接到地和同一行的最后单元的匹配输出线，其中，当同一行的所有单元输出匹配时，同一行的所有匹配输入和输出线预充电至大致预设电压。
16.如权利要求1所述的TCAM，其中，主存储单元和屏蔽存储单元是SRAM单元。
17.如权利要求1所述的TCAM，其中，主存储单元和屏蔽存储单元是DRAM单元。
18.如权利要求1所述的TCAM，其中，主存储单元和屏蔽存储单元是非易失性存储(NVM)单元。
19.如权利要求1所述的TCAM，还包括主字线和屏蔽字线。
20.如权利要求19所述的TCAM，其中，主字线和屏蔽字线相互连接。
21.如权利要求10所述的TCAM，其中，匹配电路和屏蔽电路均包括一个PMOS晶体管。
22.一种具有在多行和多列上排列的单元阵列的内容可寻址存储器(CAM)，其中每个单元均包括主存储单元，用于存储数据位及其补码，以及一对位线，用于输送数据位及其补码；比较电路，具有一对比较线和一个输出节点，比较电路连接到主存储单元，用于将数据位及其补码与相应比较线进行比较，并且在输出节点输出比较信号；匹配电路，连接到比较电路的输出节点、匹配输入线和匹配输出线，匹配电路用于根据比较信号选择性地将匹配输入线连接到匹配输出线；放电电路，连接到地；预充电电路，连接到预设电压；放电电路或预充电电路连接到同一行的匹配输入线或同一行的匹配输出线，其中，当同一行的所有单元输出匹配时，对同一行的所有匹配输入和输出线预充电或放电。
23.如权利要求22所述的CAM，其中，比较电路包括一对PMOS晶体管，并且匹配电路包括一个NMOS晶体管。
24.如权利要求22所述的CAM，其中，比较电路包括一对NMOS晶体管，并且匹配电路包括一个PMOS晶体管。
25.如权利要求22所述的CAM，还包括屏蔽电路，连接到匹配电路、匹配输入线和匹配输出线，用于根据屏蔽数据，屏蔽比较信号，或者选择性地将匹配输入线连接到匹配输出线。
26.如权利要求22所述的CAM，还包括存储控制器，用于向CAM提供工作模式。
27.一种方法，用于操作具有在多行和多列上排列的单元阵列的内容可寻址存储器(CAM)，所述方法包括如下步骤在主存储单元中存储数据位及其补码；将数据位及其补码与相应比较线的信号进行比较，并且输出比较信号；根据比较信号的匹配表示，选择性地将匹配输入线连接到匹配输出线，以形成匹配线；以及当同一行的所有存储单元均匹配时，将匹配线设在第一电压电平。
28.如权利要求27所述的方法，其中，所述第一电压为地电压。
29.如权利要求27所述的方法，其中，所述第一电压为电源电压。
全文摘要
一种三元内容可寻址存储器(TCAM)，具有在多行和多列上排列的单元阵列，其中每个单元均包括主存储单元，用于存储数据位及其补码，以及一对位线，用于输送数据位及其补码；比较电路，具有一对比较线和一个输出节点，比较电路连接到[数据]主存储单元，用于将数据位及其补码与相应比较线进行比较，并且在输出节点输出比较信号；匹配电路，连接到比较电路的输出节点、匹配输入线和匹配输出线，匹配电路用于根据比较信号选择性地将匹配输入线连接到匹配输出线；屏蔽存储单元，用于存储和输出屏蔽数据；以及屏蔽电路，连接到匹配电路、匹配输入线和匹配输出线，用于根据屏蔽数据，屏蔽比较信号，或者选择性将匹配输入线连接到匹配输出线。
文档编号G11C15/04GK1469392SQ0314878
公开日2004年1月21日 申请日期2003年6月26日 优先权日2002年6月28日
发明者朴哲成 申请人:三星电子株式会社