专利名称：显示装置的制作方法
技术区域本发明涉及显示装置，特别涉及具备移位缓存器电路的显示装置。
背景技术：
现有，在反相器电路方面，已知有具有负载电阻的电阻负载型反相器电路(参照例如非专利文献1)。
此外，在移位缓存器电路方面，已知有具备上述非专利文献1所揭示的电阻负载型反相器电路的移位缓存器电路。此外，移位缓存器电路，使用在例如驱动液晶显示装置或有机电场发光(EL)显示装置的栅极线或漏极线的电路上。图13具有现有的电阻负载型反相器电路的移位缓存器电路的电路图。参照图13，现有的第1段的移位缓存器电路104a1，由第1电路部104b1与第2电路部104c1所构成。另外，移位缓存器电路104a1的下一段的移位缓存器电路104a2，由第1电路部104b2与第2电路部104c2所构成。
第1电路部104b1具有n沟道晶体管NT101以及NT102；电容C101；以及电阻R101。以下，将本背景技术的说明中的n沟道晶体管NT101、NT102以及NT103分别称为晶体管NT101、NT102以及NT103。晶体管NT101的漏极被输入激活信号ST，而源极与节点ND101连接。该晶体管NT101的栅极与时钟信号线CLK1连接。此外，晶体管NT102的源极与负侧电位(VSS)连接，而漏极与节点ND102连接。此外，电容C101的一方的电极与负侧电位(VSS)连接，而另一方的电极与节点ND101连接。另外，在节点ND102与正侧电位(VDD)之间连接有电阻R101。通过晶体管NT102与电阻R101可构成反相器电路。
此外，第1段的移位缓存器电路104a1的第2电路部104c1，由包括晶体管NT103与电阻R102的反相器电路所构成。晶体管NT103的源极与负侧电位(VSS)连接，而漏极与节点ND103连接。此外，晶体管NT103的栅极与第1电路部104b1的节点ND102连接。另外，在节点ND103与正侧电位(VDD)之间连接有电阻R102。此外，由节点ND103输出第1段的移位缓存器电路104a1的输出信号SR1。另外，节点ND103连接有第2段的移位缓存器电路104a2的第1电路部104b2。
此外，第2段之后的移位缓存器电路，以与上述第1段的移位缓存器电路104a1相同的构成。另外，形成后段的移位缓存器电路的第1电路部与前段的移位缓存器电路的输出节点连接的构造。
图14为图13所示的现有的移位缓存器电路的时序图。接着参照图13以及图14说明现有的移位缓存器电路的动作。
首先，初期状态，输入L电位的激活信号ST。接着，将激活信号ST设定为H电位后，再将时钟信号CLK1设定为H电位。由此，第1段的移位缓存器电路104a1的第1电路部104b1的晶体管NT101的栅极会被供给H电位的时钟信号CLK1，因此晶体管NT101会成为导通(ON)状态。因此，由于晶体管NT102的栅极被供给H电位的激活信号ST，故晶体管NT102形成导通状态。由此，由于节点ND102的电位下降而成为L电位，故晶体管NT103转变为断开(OFF)状态。如此一来，节点ND103的电位会上升，而由第1段的移位缓存器电路104a1输出做为输出信号SR1的H电位的信号。该H电位的信号，也会被供给至第2段的移位缓存器电路104a2的第1电路部104b2。此外，在时钟信号CLK1为H电位的期间内H电位的电位会储存于电容C101中。
接着，将时钟信号CLK1设定为L电位。由此，晶体管NT101会形成断开状态。之后再将激活信号ST设定为L电位。此时，即使晶体管NT101成为断开状态，节点ND101的电位也会因储存在电容C101的H电位的电位而保持在H电位，故晶体管NT102会维持导通状态。由此，节点ND102的电位会保持在L电位，故晶体管NT103的栅极的电位可保持在L电位。由此，因晶体管NT103维持在断开状态，故第2电路部104c1会持续输出做为输出信号SR1的H电位的信号。
接着，将输入第2段的移位缓存器电路104a2的第1电路部104b2的时钟信号CLK2设定为H电位。由此，第2段的移位缓存器电路104a2，会在输入有第1段的移位缓存器电路104a1的H电位的输出信号SR1的状态下输入H电位的时钟信号CLK2，并由此进行与上述第1段的移位缓存器电路104a1相同的动作。因此，会由第2电路部104c2输出H电位的输出信号SR2。
之后，将时钟信号再度设定成H电位。由此，第1电路部104b1的晶体管NT101会形成导通状态。此时，节点ND101的电位通过激活信号ST变为L电位而下降至L电位。因此，晶体管NT102会转变为断开状态，而节点ND102的电位则上升至H电位。由此，晶体管NT103会形成导通状态，故节点ND103的电位会由H电位下降至L电位。因此，会由第2电路部104c1输出L电位的输出信号SR1。通过上述动作，可由各段的移位缓存器电路依序输出时序经移位的H电位的输出信号(SR1、SR2、SR3、…)。
非专利文献1岸野正刚著《半导体装置的基础》奥姆社(Ohmsha，Ltd.)出版，1985年4月25日，第184-187页但是，图13所示的现有的移位缓存器电路，在第1段的移位缓存器电路104a1中，由于输出信号SR1为H电位的期间晶体管NT102保持在导通状态，因此，会产生贯通电流经由电阻R101以及晶体管NT102而通过正侧电位VDD与负侧电位VSS之间的问题。另外，在输出信号SR1为L电位的期间，晶体管NT103保持在导通状态，因此，会产生贯通电流经由电阻R102以及晶体管NT103而通过正侧电位VDD与负侧电位VSS之间的问题。因此，不论输出信号SR1在H电位或L电位时，都会发生贯通电流通过正侧电位VDD与负侧电位VSS之间的问题。此外，在其它段的移位缓存器电路中，也具有与第1段的移位缓存器电路104a1相同的构造，因此与第1段的移位缓存器电路104a1相同，不论输出信号在H电位或L电位时，都会发生贯通电流通过正侧电位VDD与负侧电位VSS之间的问题。其结果导致，将上述的现有的移位缓存器电路使用在驱动液晶显示装置或有机EL显示装置的栅极线或漏极线的电路时，会产生液晶显示装置或有机EL显示装置的消耗电流增加的问题。
发明内容
本发明为了解决上述问题而完成，本发明的一个目的在于提供一种可抑制消耗电流增加的显示装置。
为达成上述目的，本发明的第1方面的显示装置，具有用来依序驱动对像素供给影像信号的多个漏极线的多个段移位缓存器电路；以及设置在多个段的移位缓存器电路的动作开始侧，且不与漏极线连接的多个段的第1虚拟移位缓存器电路，其中，移位缓存器电路以及第1虚拟移位缓存器电路包含有第1电路部，该第1电路部具有连接在第1电位侧的第1导电型的第1晶体管；连接在第2电位侧的第1导电型的第2晶体管；以及连接在第1晶体管的栅极与第2电位之间，用来在第2晶体管为导通状态时使第1晶体管成为断开状态的第1导电型的第3晶体管。
根据该第1方面的显示装置，如上述一般，在移位缓存器电路以及第1虚拟移位缓存器电路的第1电路部中，通过设置用来在第2晶体管为导通状态时使第1晶体管形成断开状态的第3晶体管来进行控制，使连接第1电位侧的第1晶体管与连接第2电位侧的第2晶体管不会同时形成导通状态，因此，在第1电路部中，可抑制贯通电流经由第1晶体管与第2晶体管而通过第1电位与第2电位之间。此外，在连接多个段上述移位缓存器电路的同时，将该多个段移位缓存器电路连接至构成显示部的像素而制作显示装置时，会在与下述的漏极线对应的区域产生显示不均匀的问题，其中该漏极线与显示部的多个段的移位缓存器电路的动作开始侧起的第2段的移位缓存器电路连接。因此，在第1方面中，如上述一般，通过在多个段的移位缓存器电路的动作开始侧，设置不与漏极线连接的多个段的第1虚拟缓存器电路，而由此使动作开始侧起第2段的移位缓存器电路会形成不与漏极线连接的第1虚拟缓存器电路，故可防止在与动作开始侧起第2段的移位缓存器电路对应的区域中产生显示不均匀的问题。
在上述第1方面的显示装置中，最好具有设置在多个段的移位缓存器电路的动作开始侧的相反侧，且不与漏极线连接的第2虚拟移位缓存器电路。在连接多个段上述移位缓存器电路的同时，将该多个段移位缓存器电路连接至构成显示部的像素而制作显示装置时，有时也会在与下述的漏极线对应的区域中产生显示不均匀的问题，其中该漏极线与显示部的多个段的移位缓存器电路的动作开始侧的相反侧的1段(最终段)的移位缓存器电路连接。因此，如上述一般，通过在多个段的移位缓存器电路的动作开始侧的相反侧设置不与漏极线连接的第2虚拟移位缓存器电路，最终段的移位缓存器电路会形成不与漏极线连接的第2虚拟移位缓存器电路，故可抑制在与最终段的移位缓存器电路对应的区域中产生显示不均匀的问题。
在上述第1方面的显示装置中，最好在多个段的第1虚拟移位缓存器电路的初段输入激活信号。由此结构，可使激活信号提前2个时钟，因此可轻易地将产生显示不均匀的区域提前2个时钟。由此可轻易地使显示不均匀的区域对应不与漏极线连接的虚拟移位缓存器电路所配置的区域，而得以轻易控制显示不均匀。
在上述第1方面的显示装置中，最好至少第1晶体管、第2晶体管以及第3晶体管为p型的场效晶体管。根据上述构成，p型的场效晶体管，不同于n型的场效晶体管，无须形成LDD(Lightly Doped Drain)的构造而得以简化制造过程。
在上述第1方面的显示装置中，最好在第1晶体管的栅极与源极之间连接有第1电容。通过上述构造，可使第1晶体管的栅极电位随着第1晶体管的源极电位的上升下降而升降。由此，可轻易地使第1晶体管持续维持导通状态。其结果，可使第1电路部的输出电位(第1晶体管的源极电位)上升或下降至第1电位。
在上述第1方面的显示装置中，最好第3晶体管具有相互电性连接的2个栅极电极。通过上述构造，即使施加于第3晶体管的偏压大于第1电位与第2电位的电位差，施加于第3晶体管的电压，也得以通过2个栅极电极分配至对应各栅极电极的源极-漏极间以与栅极-漏极间，故对应第3晶体管的各栅极电极的源极-漏极间以与栅极-源极间，会被施加以小于第1电位与第2电位的电位差的电压。由此，即使施加于第3晶体管的偏压大于第1电位与第2电位的电位差，也可抑制第3晶体管的特性的劣化，其结果，可抑制因第3晶体管的特性的劣化导致包含移位缓存器电路的显示装置的扫描特性的降低。
在上述第1方面的显示装置中，第1晶体管最好是响应时钟信号而导通。根据此种构造，时钟信号的导通状态期间仅限于预定期间，因此较诸于为了激活第1晶体管而使用连续的激活信号的情形，供给激活信号的期间会缩短。由此，在第1电路部中，当第3晶体管为导通状态，且时钟信号也呈导通状态时，可通过第3晶体管缩短贯通电流通过用来供给时钟信号的时钟信号线与第2电位之间的期间。
在上述第1方面的显示装置中，最好还具有连接于第1晶体管的栅极与用来供给时钟信号的时钟信号线之间，并连接成二极管的第4晶体管。通过此种构造，可防止电流在时钟信号线与第1晶体管的栅极间逆流，因此可确实地将第1晶体管的栅极-源极间电压维持在阈值电压以上。由此，可进一步确实地使第1晶体管保持在导通状态。
此时，最好连接成二极管的第4晶体管，具有相互电性连接的2个栅极电极。通过此种构造，即使施加于第4晶体管的偏压大于第1电位与第2电位的电位差，施加于第4晶体管的电压，也可通过2个栅极电极分配至与各栅极电极对应的源极-漏极间以与栅极-源极间，因此与第4晶体管的各栅极电极对应的源极-漏极间以与栅极-源极间，会被施加以小于第1电位与第2电位的电位差的电压。由此，即使施加于第4晶体管的偏压大于第1电位与第2电位的电位差，也可防止第4晶体管特性的劣化。其结果，可抑制因第4晶体管特性的劣化导致包含移位缓存器电路的显示装置的扫描特性降低。
在上述第1方面的显示装置中，最好，第1电路部，还具有连接在第1晶体管的栅极与供给时钟信号的时钟信号线之间，且响应前述第3晶体管呈断开状态时要变为导通状态的信号而导通的第1导电型的第5晶体管。根据此种构造，由于第3晶体管与第5晶体管不会同时形成导通状态，故可防止贯通电流经由第3晶体管与第5晶体管通过第2电位与时钟信号线之间，而得以抑制消耗电流的增加。
在上述第1方面的显示装置中，最好第1电路部具有与第1晶体管的栅极连接，且响应第1信号而导通的第1导电型的第4晶体管；以及连接在第4晶体管与第1电位之间，且响应前述第1信号呈导通状态时要变为断开状态的第2信号而导通的第1导电型的第5晶体管。根据该种构造，除了可使用第1信号与第2信号，可在第4晶体管呈导通状态时使第5晶体管转变为断开状态，且可在第4晶体管为断开状态时使第5晶体管转变为导通状态。由此，由于第4晶体管以及第5晶体管的任何一方，会经常维持在导通状态，即使与第2电位连接的第3晶体管为导通的状态下，也可抑制贯通电流经由第3晶体管、第4晶体管以及第5晶体管而通过第1电位与第2电位之间。其结果，不仅可抑制贯通电流经由第1晶体管以及第2晶体管而通过第1电位与第2电位之间，也可抑制贯通电流经由第3晶体管、第4晶体管以及第5晶体管而通过第1电位与第2电位之间，而得以控制消耗电流的增加。
此时，最好在第1晶体管的源极、第4晶体管以及第5晶体管的连接点之间连接第2电容。通过此种构造，当第5晶体管为导通状态时，可将第1电位所供给的电荷储存在第2电容中，因此，随着第4晶体管形成导通状态而使第5晶体管成为断开状态时可通过储存在第2电容的电荷使第1晶体管形成导通状态。
本发明的第2方面的显示装置，具有用来依序驱动对像素供给影像信号的多个漏极线的多个段的移位缓存器电路；以及设置于多个段的移位缓存器电路的动作开始侧的相反侧，且不与漏极线连接的虚拟移位缓存器电路，其中，移位缓存器电路与虚拟移位缓存器电路包含有与第1电位侧连接的第1导电型的第1晶体管；与第2电位侧连接的第1导电型的第2晶体管；连接在第1晶体管的栅极与第2电位之间，用来在第2晶体管呈导通状态时使第1晶体管转变成断开状态的第1导电型的第3晶体管。
根据该第2方面的显示装置，如上述一般，通过在移位缓存器电路的第1电路部中，设置用来在第2晶体管呈导通状态时使第1晶体管转变成断开状态的第3晶体管，即可控制与第1电位侧连接的第1晶体管以及与第2电位侧连接的第2晶体管同时变为导通状态，因此可在第1电路部中，抑制贯通电流经由第1晶体管以及第2晶体管而通过第1电位与第2电位之间。另外，在连接多个段的上述移位缓存器电路的同时，将该多个段的移位缓存器电路连接至构成显示部的像素以制作显示装置时，有时会在与下述的漏极线对应的区域中产生显示不均匀的问题，其中该漏极线与显示部的多个段的移位缓存器电路的动作开始侧的相反侧的一段(最终段)连接。因此，根据第2方面，如上述一般，通过在多个段的移位缓存器电路的动作开始侧的相反侧设置不与漏极线连接的虚拟移位缓存器电路，可使最终段的移位缓存器电路形成不与漏极线连接的虚拟移位缓存器电路，因此可抑制在与最终段的移位缓存器电路对应的区域中产生显示不均匀的问题。
图1为显示本发明的第1实施方式的液晶显示装置的平面图。
图2为构成图1所示的第1实施方式的液晶显示装置的H驱动器的移位缓存器电路的电路图。
图3为图2所示的移位缓存器电路的最终段的电路图。
图4用来说明具有2个栅极电极的P沟道晶体管构造的模式图。
图5为图1所示的第1实施方式的液晶显示装置的H驱动器的移位缓存器电路的时序图。
图6为构成本发明的第2实施方式的液晶显示装置的H驱动器的移位缓存器电路的电路图。
图7为图6所示的移位缓存器电路的最终段的电路图。
图8图6所示的第2实施方式的液晶显示装置的H驱动器的移位缓存器电路的时序图。
图9构成本发明的第3实施方式的液晶显示装置的H驱动器的移位缓存器电路的电路图。
图10为图9所示的移位缓存器电路的最终段的电路图。
图11为图9所示的第3实施方式的液晶显示装置的H驱动器的移位缓存器电路的时序图。
图12为显示本发明的第4实施方式的有机EL显示装置的平面图。
图13为具有现有的电阻负载型反相器电路的移位缓存器电路的电路图。
图14为图13所示的现有的移位缓存器电路的时序图。
符号说明1、11显示部；2、12像素；2a、12a、12bp沟道晶体管；2b像素电极；2c对向电极；2d液晶；2e辅助电容；4、14、24水平驱动器(H驱动器)；4a1、4a2、4an、4a(n+1)、14a1、14a2、14an、14a(n+1)、24a1、24a2、24an、24a(n+1)、104a1、104a2移位缓存器电路；4b1、4b2、14b1、14b2、24b1、24b2第1虚拟移位缓存器电路；4b3、4b3、24b3第2虚拟移位缓存器电路；4a11、4a21、4an1、4a(n+1)、4b11、4b21、4b31、14a11、14a21、14an1、14a(n+1)、14b11、14b21、14b31、24a11、24a21、24an1、24a(n+1)1、24b11、24b21、24b31、104b1、104b2第1电路部；5垂直驱动器(V驱动器)；6驱动IC；6a信号产生电路；6b电源电路；12c辅助电容；12d阳极；12e阴极；12f；有机EL组件；50、60基板；90栅极绝缘膜；91、92栅极电极；91a、92a源极区域；91b、92b漏极区域；91c、92c沟道区域；104c1、104c2第2电路部；C1、C2、C101电容；NT101至103n沟道晶体管；PT1至PT4、PT10、PT14、PT24、PT25、PT30P沟道晶体管；R1、R101、R102电阻；VDD、VVDD、HVDD正侧电位；VSS、VVSS、HVS负侧电位。
具体实施例方式
以下，根据
本发明的实施方式。
(第1实施例)图1显示本发明的第1实施方式的液晶显示装置的平面图。图2构成第1实施方式的液晶显示装置的水平驱动器(H驱动器)的移位缓存器电路的电路图。图3图2所示的移位缓存器电路的最终段的电路图。
首先参照图1，在本第1实施方式中，在基板50上设置显示部1。此外，图1的显示部1显示一像素的构造。在该显示部1中，像素2配置成矩阵状。各个像素2由p沟道晶体管2a、像素电极2b、与像素电极2b相向配置且为各像素2共通的对向电极2c、夹置于该等像素电极2b与对向电极2c之间的液晶2d、以及辅助电容2e所构成。p沟道晶体管2a的栅极与栅极线连接。此外p沟道晶体管2a的源极与漏极线连接。此外，p沟道晶体管2a的漏极与像素电极2b以及辅助电容2c相连接。
此外，在基板50上，沿着显示部1的一边设置用来驱动(扫描)显示部1的漏极线的水平开关(HSW)3以及H驱动器4。另外，又以沿着显示部1的另一边的方式在基板50上设置用来驱动(扫描)显示部1的栅极线的垂直驱动器(V驱动器)5。此外，在图1中，虽仅记载2个HSW，实际上依照像素数量进行配置，此外，H驱动器4以及V驱动器5，也仅记载2个构成该等驱动器的晶体管，但该等晶体管同样是依照像素的数量来进行配置。此外，在基板50的外部设有驱动IC6。该驱动IC6具有信号产生电路6a以及电源电路6b。驱动IC6向H驱动器4供给激活信号HST、时钟信号HCLK、正侧电位HVDD以及负侧电位HVSS。此外，驱动IC6向V驱动器5供给激活信号VST、时钟信号VCLK、致能信号ENB、正侧电位VVDD以及负侧电位VVSS。
此外，如图2以及图3所示，H驱动器4具有与漏极线连接的多个段的移位缓存器电路4a1、4a2、…以及4an。
在此，在第1实施方式中，在与漏极线连接的移位缓存器电路4a1、4a2、…以及4an的前段中，设有不与漏极线连接的2段的虚拟移位缓存器电路4b1以及4b2。此外，在第1实施方式中，如图3所示，在与漏极线连接的移位缓存器电路4a1、4a2、…以及4an的最终段的次段中，则设有虚拟移位缓存器电路4b3。该虚拟移位缓存器电路4b3的次段中，设有不与水平开关连接的移位缓存器电路4a(n+1)。此外，虚拟移位缓存器电路4b1以及4b2，本发明的“第1虚拟移位缓存器电路”的一例。而虚拟移位缓存器电路4b3本发明的“第2虚拟移位缓存器电路”的一例。
此外，在第1实施方式中，如图2所示，构成激活信号HST输入第1段(初段)的虚拟移位缓存器电路4b1的方式。由此，较诸于未设置2段的虚拟移位缓存器电路4b1以及4b2的情形，可将输入有激活信号的移位缓存器电路的位置往前段侧移动2段，因此，可将输入激活信号HST的时序提前2个时序。
此外，第1段的虚拟缓存器电路4b1由第1电路部4b11以及第2电路部4b12所构成。此外，该第1电路部4b11以及第2电路部4b12本发明的「第1电路部」的一例。第1电路部4b11以及第2电路部4b12含有p沟道晶体管PT1、PT2以及PT3、连接成二极管的p沟道晶体管PT4、连接p沟道晶体管的源极与漏极而形成的电容C1。此外，p沟道晶体管PT1、PT2、PT3、以及PT4本发明的“第1晶体管”、“第2晶体管”、“第3晶体管”、“第4晶体管”的一例。另外，电容C1本发明的“第1电容”的一例。另外，第2电路部4b12不同于第1电路部4b11，另含有高电阻R1。
在此，根据第1实施方式，设于第1电路部4b11以及第2电路部4b12的p沟道晶体管PT1至PT4，与构成电容C1的p沟道晶体管，全部由p型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)所构成。以下，将p沟道晶体管PT1至PT4分别称为晶体管PT1至PT4。
此外，根据第1实施方式，晶体管PT3以及PT4，如图4所示，形成具有相互电性连接的2个栅极电极91以及92的构造。具体而言，一方的栅极电极91以及另一方的栅极电极92经由栅极绝缘膜90形成于一方的沟道区域91c以及另一方的沟道区域92c上。此外，一方的沟道区域91c夹于一方的源极区域91a与一方的漏极区域91b之间，另一方的沟道区域92c则夹于另一方的源极区域92a与另一方的漏极区域92b之间。此外，漏极区域91b与源极区域92a由共通的杂质区域所构成。
此外，如图2所示，在第1电路部4b11中，晶体管PT1的源极与节点ND2连接，而漏极与负侧电位HVSS连接。另外，负侧电位HVSS本发明的“第1电位”的一例。该晶体管PT1的栅极，与节点ND1连接，且晶体管PT1的栅极被供给时钟信号HCLK1。晶体管PT2的源极与正侧电位HVDD连接，而漏极与节点ND2连接。此外，正侧电位HVDD本发明的“第2电位”的一例。该晶体管PT2的栅极被供给激活信号HST。
在此，在第1实施方式中，晶体管PT3连接在晶体管PT1的栅极与正侧电位HVDD之间。该晶体管PT3的栅极被供给激活信号HST。此外，晶体管PT3为了在晶体管PT2呈导通状态时使晶体管PT1成为断开状态而设。由此，可抑制晶体管PT2与晶体管PT1同时形成导通状态。
此外，在第1实施方式中，电容C1连接在晶体管PT1的栅极与源极之间。此外，连接成二极管的晶体管PT4，连接在晶体管PT1的栅极与时钟信号线HCLK1之间。通过连接成二极管的晶体管PT4，可抑制时钟信号HCLK1的H电位的脉冲电压由时钟信号线HCLK1逆流至电容C1。
此外，第2电路部4b12的电路构造，基本上与第1电路部4b11的电路构造相同。但是，在第2电路部4b12中，晶体管PT1的源极以及晶体管PT2的漏极，分别与节点ND4连接，而晶体管PT1的栅极则与节点ND3连接。此外，高电阻R1，连接在晶体管PT4与时钟信号线HCLK1之间。
此外，由第2电路部4b12的节点ND4(输出节点)，输出第1段的虚拟移位缓存器电路4b1的输出信号Dummy-SR1。此外，第1段的虚拟移位缓存器电路4b1的节点ND4(输出节点)连接有第2段的虚拟缓存器电路4b2。
另外，第2段的虚拟移位缓存器电路4b2、多个段的移位缓存器电路4a1、4a2、…4an以及4a(n+1)、以及设在最终段的虚拟移位缓存器电路4b3同样具有与第1段的虚拟移位缓存器电路4b1相同的电路构造。即，第2段的虚拟移位缓存器电路4b2以及设在最终段侧的虚拟移位缓存器电路4b3，分别由具有与第1段的虚拟移位缓存器电路4b1的第1电路部4b11以及第2电路部4b12相同构造的第1电路部4b21以及4b31、第2电路部4b22以及4b32所构成。此外，多个段的移位缓存器电路4a1、4a2、…4an以及4a(n+1)，分别由具有与第1段的虚拟移位缓存器电路4b1的第1电路部4b11以及第2电路部4b12相同构造的第1电路部4a11、4a21、…4an1以及4a(n+1)1、第2电路部4a12、4a22、…4an2以及4a(n+1)2所构成。此外，后段的移位缓存器电路的第1电路部，构成与前段的移位缓存器电路的输出节点连接的方式。
此外，如图2以及图3所示，在水平开关3中，于各段设置晶体管PT30。各段的晶体管PT30的栅极与各段的输出节点的节点ND4连接。由此，各段的晶体管PT30会被供以各段的输出信号(Dummy-SR1、Dummy-SR2)、SR1、SR2、…SRn以及Dummy-SR3)。该晶体管PT30的源极与视频信号线Video连接，而漏极与漏极线连接。
在此，根据第1实施方式，设于各段的晶体管PT30中，与虚拟移位缓存器电路4b1、4b2以及4b3连接的晶体管PT30的漏极，并不与漏极线连接。此外，与虚拟移位缓存器电路4b1、4b2以及4b3连接的晶体管PT30的漏极，也可与设在用来进行显示的显示区域以外的区域的漏极线连接。此点在以下的说明中也同。
图5为图1所示的根据第1实施方式的液晶显示装置的H驱动器的移位缓存器电路的时序图。在图5中，Dummy-SR1、Dummy-SR2、SR1以及SR2，分别表示来自第1段以及第2段的虚拟移位缓存器电路4b1与4b2，以及来自第1段以及第2段的虚拟移位缓存器电路4a1与4a2的输出信号。接着，参照图2、图3以及图5，说明第1实施方式的液晶显示装置的H驱动器的移位缓存器电路的动作。
首先，在初期状态下，H电位(HVDD)的激活信号HST，被输入第1段的虚拟移位缓存器电路4b1的第1电路部4b11。由此，当第1电路4b11的晶体管PT2与PT3转变为断开状态时，晶体管PT1则会转变为导通状态，因此节点ND2的电位会形成L电位。因此，在第2电路部4b12中，晶体管PT2与PT3会成为导通状态。由此，由于节点ND3的电位会形成H电位，故第2电路部4b12的晶体管PT1会转变为断开状态。如此一来，在第2电路部4b12中，晶体管PT2会形成导通状态，同时晶体管PT1会形成断开状态，因此节点ND4的电位会转变为H电位。由此，可在初期状态下，由第1段的虚拟移位缓存器电路4b1输出H电位的输出信号Dummy-SR1。
在该状态下，只要输入L电位(HVSS)的激活信号HST，在第1电路部4b11中，晶体管PT2以及PT3即转变为导通状态。由此，由于节点ND1以及节点ND2的电位会同时转变为H电位，故第1电路部4b11的晶体管PT1保持断开状态。此外，通过节点ND2的电位转变为H电位，在第2电路部4b12中，晶体管PT2以及PT3即转变为断开状态。此时，由于节点ND3的电位保持在H电位的状态，故第2电路部4b12的晶体管PT1可维持断开状态。因此，由于节点ND4的电位维持在H电位，故第1段的虚拟移位缓存器电路4b1会输出H电位的输出信号Dummy-SR1。
接着，在第1电路部4b11中，经由晶体管PT4而输入L电位(HVSS)的时钟信号HCLK1。此时，因晶体管PT3呈导通状态，故节点ND1的电位会维持在H电位。由此，第1电路部4b11的晶体管PT1可维持断开状态。此外，在时钟信号HCLK1为L电位期间，贯通电流会经由第1电路部4b11的晶体管PT4以及PT3而通过时钟信号线HCLK1与正侧电位HVDD之间。但是，在时钟信号为L电位的期间，工作比(duty ratio)被设定为大约1/30(L电位期间约80nsec至约160nsec)，故贯通电流通过时钟信号线HCLK1与正侧电位HVDD之间的期间，只会局限在时钟信号为L电位的约80nsec至约160nsec的短期间内。
另一方面，在第2电路部4b12中，L电位(HVSS)的时钟信号HCLK1经由高电阻R1与晶体管PT4而输入。此时，由于晶体管PT3呈断开状态，因此通过节点ND3的电位形成L电位，晶体管PT1会转变为导通状态。此时，因高电阻R1的故晶体管PT1不易转变为导通状态，故晶体管PT1转变为导通状态时的响应速度会变慢。
此时，在第2电路部4b12中，因晶体管PT2形成断开状态，因此节点ND4的电位会因为断开状态的晶体管PT1而降低至HVSS侧。此时，节点ND3的电位(晶体管PT1的栅极电位)会随着节点ND4的电位(晶体管PT1的源极电位)的下降而降低，使得晶体管PT1的栅极-源极间电压能通过电容C1而维持。此外，除了第2电路部4b12的晶体管PT3为断开状态外，在晶体管PT4中，由于来自时钟信号线HCLK1的H电位的信号不会逆流至节点ND3侧，故得以维持电容C1的保持电压(晶体管PT1的栅极-漏极间电压)。由此，当节点ND4的电位降低时，晶体管PT1也可维持常态的导通状态，故节点ND4的电位可降低至HVSS。其结果，会由第1段的虚拟移位缓存器电路4b1输出L电位的输出信号Dummy-SR1。
此外，在第2电路部4b12中，节点ND4的电位下降到HVSS时的节点ND3的电位，会低于HVSS。因此，施加在与正侧电位HVDD连接的晶体管PT3的偏压，会大于HVDD与HVSS的电位差。此外，时钟信号HCLK1变为H电位(HVDD)时，施加在与时钟信号线HCLK1连接的晶体管PT4的偏压，也会大于HVDD与HVSS的电位差。
接着，在第1电路部4b11中，于输入H电位(HVDD)的激活信号HST后，晶体管PT2以及PT3会形成断开状态。此时，节点ND1以及ND2会在保持H电位的状态下形成浮动状态。如此一来，由于不会对其他部分造成影响，而得以持续由第1段的虚拟移位缓存器电路4b1输出L电位的输出信号Dummy-SR1。
接着，在第1电路部4b11中，再度，经由晶体管PT4输入L电位(HVSS)的时钟信号HCLK1。由此，第1电路部4b11的晶体管PT1会转变为导通状态，因此，节点ND2的电位会降低至HVSS侧。此时，节点ND1的电位会随着节点ND2的电位的下降而降低，使得晶体管PT1的栅极-源极间电压能通过电容C1而维持。此外，在第1电路部4b11中，除了晶体管PT3为断开状态外，在晶体管PT4中，由于来自时钟信号线HCLK1的H电位的信号不会逆流至节点ND1侧，故得以维持电容C1的保持电压。由此，当节点ND2的电位降低时，晶体管PT1也可维持常态的导通状态，故节点ND2的电位可降低至HVSS。因此，第2电路部4b12的晶体管PT2以及PT3会转变为导通状态。此外，节点ND2的电位降低至HVSS时的节点ND1的电位，会低于HVSS。
此时，根据第1实施方式，在第2电路部4b12中，通过晶体管PT3使晶体管PT1维持断开状态，故可抑制晶体管PT1与晶体管PT2同时转变为导通状态。由此，可抑制贯通电流经由晶体管PT1以及PT2而通过正侧电位HVDD与负侧电位HVSS之间。
此外，在第2电路部4b12中，通过晶体管PT2呈导通状态，而晶体管PT1呈断开状态，节点ND4的电位会由HVSS上升至HVDD而变为H电位。因此，可由第1段的虚拟移位缓存器电路4b1输出L电位的输出信号Dummy-SR1。
如上述一般，在第1实施方式中，当第1段的虚拟移位缓存器电路4b1的第1电路部4b11中被输入L电位的激活信号HST时，只要输入L电位的时钟信号HCLK1，便会由第2电路部4b12输出L电位的输出信号Dummy-SR1。然后，在第2电路部4b12输出L电位的输出信号Dummy-SR1的状态下，再度输入L电位的时钟信号HCLK1时，由第2电路部4b12输出的输出信号Dummy-SR1会成为H电位。
此外，来自第1段的虚拟移位缓存器电路4b1的第2电路部4b12的输出信号Dummy-SR1，会被输入第2段的虚拟移位缓存器电路4b2的第1电路部4b21中。在第2段的虚拟移位缓存器电路4b2中，当第1段的虚拟移位缓存器电路4b1的L电位的输出信号Dummy-SR1被输入第1电路部4b21时，只要输入L电位的时钟信号HCLK2，便可由第2电路部4b22输出L电位的输出信号Dummy-SR2。此外，在连接有第2段的虚拟移位缓存器电路4b2的第1段的移位缓存器电路4a1中，当第2段的虚拟移位缓存器电路4b2的L电位的输出信号Dummy-SR2被输入第1电路部4a11时，只要输入L电位的时钟信号HCLK1，便可由第2电路部4a12输出L电位的输出信号SR1。另外，在连接有第1段的虚拟移位缓存器电路4a1的第2段的移位缓存器电路4a2中，当第1段的移位缓存器电路4a1的L电位的输出信号SR1被输入第1电路部4a21时，只要输入L电位的时钟信号HCLK2，便可由第2电路部4a22输出L电位的输出信号SR1。如此一来，随着来自前段的移位缓存器电路的输出信号被输入次段的移位缓存器电路，成为L电位且时序相错的时钟信号HCLK1以及HCLK2，会交替被输入各段的移位缓存器电路。由此，可使由各段的移位缓存器电路输出L电位的输出信号的时序移位。
此外，通过将时序经移位的L电位的信号输入水平开关3的各段的晶体管PT30，各段的晶体管PT30会依序转变为导通状态。由此，可由视频信号线Video将视频信号供给至各段的漏极线，故可依序驱动(扫描)各段的漏极线。此外，在输入有虚拟移位缓存器电路4b1、4b2以及4b3的输出信号Dummy-SR1、Dummy-SR2以及Dummy-SR3的晶体管PT30中，由于漏极并不与漏极线连接，故即使晶体管PT30呈导通状态，视频信号也不会被供给至漏极线。此外，如前述一般，晶体管PT30也可与设置在显示区域以外的漏极线连接，而对该漏极线无论供给视频信号与否均无妨。
此外，完成1条栅极线的各段的漏极线的扫描后，选择下一栅极线。接着，再度依序扫描各段的漏极线后，选择下一栅极线。通过反复进行该动作，直到完成最后的栅极线的各段的漏极线的扫描，即完成一画面的扫描。
根据第1实施方式，如上述一般，通过在第1电路部4b11以及第2电路部4b12中，设置用来在晶体管PT2为导通状态时使晶体管PT1转为断开状态的晶体管PT3，可抑制连接在负侧电位HVSS的晶体管PT1与连接在正侧电位HVDD的晶体管PT2同时转变为导通状态，因此，在第1电路部4b11以及第2电路部4b12中，可抑制贯通电流经由晶体管PT1与晶体管PT2而通过负侧电位HVSS与正侧电位HVDD之间。由此可抑制液晶显示装置的消耗电流的增加。
此外，根据第1实施方式，通过在与漏极线连接的多个段的移位缓存器电路4a1、4a2、…以及4an的前段(动作开始侧)，设置不与漏极线连接的2段的虚拟移位缓存器电路4b1以及4b2，可使动作开始侧起第2段的移位缓存器电路成为不与漏极线连接的第2段的虚拟移位缓存器电路4b2，故可抑制在与动作开始侧起第2段的移位缓存器电路对应的区域中产生显示不均匀的问题。此外，通过在与漏极线连接的多个段的移位缓存器电路4a1、4a2、…4an的最终段(移位缓存器电路4an)的次段中设置不与漏极线连接的虚拟移位缓存器电路4b3，最终段的移位缓存器电路会形成不与漏极线连接的虚拟移位缓存器电路4b3，因此可抑制在与最终段的移位缓存器电路对应的区域中产生显示不均匀的问题。
此外，在第1实施方式中，通过p型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)构成设在第1电路部4b11以及第2电路部4b12的晶体管PT1至PT4，以及构成电容C1的晶体管，可使进行离子注入步骤的次数与离子注入屏蔽的块数，较形成包含2种导电型晶体管的移位缓存器时减少。由此，不仅可简化制造步骤，同时也可删减制造成本。此外p型场效晶体管，不同于n型场效晶体管，无须形成LDD(Lightly Doped Drain)的构造，故可简化制造步骤。若不考虑上述优点，晶体管PT1、PT2以及PT3也可以是n沟道晶体管。
此外，根据第1实施方式，通过将晶体管PT3以及晶体管PT4构成分别具有相互电性连接的2个栅极电极91以及92的方式，施加于晶体管PT3以及晶体管PT4的源极-漏极间的电压，可以大致一半的程度(电压的分配比率根据晶体管尺寸大小等变动)分别分配至与一方的栅极电极91对应的源极-漏极间以及与另一方的栅极电极92对应的源极-漏极间。因此，即使施加于晶体管PT3以及晶体管PT4的源极-漏极间的偏压，大于HVSS与HVDD的电位差，在与晶体管PT3以及PT4的一方的栅极电极91对应的源极-漏极间以及与另一方的栅极电极92对应的源极-漏极间，会分别被施加以小于HVSS与HVDD的电位差。此外，施加于晶体管PT3以及PT4的栅极-源极间的电压，可以大致一半的程度(电压的分配比率根据晶体管尺寸大小等变动)分别分配至与一方的栅极电极91对应的栅极-源极间以及与另一方的栅极电极92对应的栅极-源极间。
因此，即使施加于晶体管PT3以及PT4的栅极-源极间的偏压，大于HVSS与HVDD的电位差，在与晶体管PT3以及PT4的一方的栅极电极91对应的栅极-源极间以及与另一方的栅极电极92对应的栅极-源极间，会分别被施加以小于HVSS与HVDD的电位差。由此，可抑制因对晶体管PT3以及PT4施加大于HVSS与HVDD的电位差的偏压，而导致晶体管PT3以及PT4的特性劣化，因此可抑制包含移位缓存器电路的液晶显示装置的扫描特性的降低。
(第2实施方式)图6构成本发明的第2实施方式的液晶显示装置的H驱动器的移位缓存器电路的电路图。图6图6所示的移位缓存器电路的最终段的电路图。参照图6以及图6，说明在第2实施方式中，除了可抑制显示不均匀的发生外，较诸于第1实施方式，更能够控制贯通电流的流通的H驱动器的一例。首先，参照图6以及图6，说明第2实施方式的液晶显示装置的H驱动器的电路构造。
该第2实施方式的液晶显示装置的H驱动器14，如图6以及图6所示一般，具有与漏极线连接的多个段的移位缓存器电路14a1、4a2、…以及14an。
在此，在第2实施方式中，连接在漏极线的移位缓存器电路14a1、14a2、…以及14an的前段中，设有不与漏极线连接的2段的虚拟移位缓存器电路14b1以及14b2。此外，在第2实施方式中，如图6所示，在与漏极线连接的移位缓存器电路14a1、14a2、…以及14an的最终段的次段中，设有虚拟移位缓存器电路14b3。此外，虚拟移位缓存器电路14b1以及14b2，本发明的「第1虚拟移位缓存器电路」的一例，另外，虚拟移位缓存器电路14b3，本发明的「第2虚拟移位缓存器电路」的一例。
此外，在第2实施方式中，如图6所示，构成激活信号HST被输入第1段(初段)的虚拟移位缓存器电路14b1的方式。由此，较诸于未设置2段虚拟移位缓存器电路14b1以及14b2的情形，更能够使被输入激活信号HST的移位缓存器电路的位置往前段侧移动2段，因此，可使输入激活信号HST的时序提前2个时钟。
此外，第1段的虚拟移位缓存器电路14b1，由第1电路14b11以及第2电路14b12所构成。此外该第1电路14b11以及14b12，本发明的「第1电路部」的一例，该第1电路14b11以及第2电路14b12包含有p沟道晶体管PT1、PT2、PT3以及PT10，连接成二极管的p沟道晶体管PT14，连接p沟道晶体管的源极与漏极而形成的电容C1。
即，在第2实施方式的第1电路14b11以及第2电路14b12中，在上述的1实施方式的第1电路4b11以及第2电路4b12(参照图2)的电路构造中，追加p沟道晶体管PT10，并通过仅具有1个栅极电极的一般的场效晶体管形成p沟道晶体管PT14。此外，第2电路部14b12不同于第1电路部14b11，另包含有高电阻R1。
此外，在第2实施方式中，设在第1电路14b11以及第2电路14b12中的p沟道晶体管PT1至PT3、PT10以及PT14、与构成电容C1的p沟道晶体管，均是由p型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)构成。以下，将p沟道晶体管PT1至PT3、PT10以及PT14，分别称为晶体管PT1至PT3、PT10以及PT14。
此外，在第2实施方式中，晶体管PT3，与上述第1实施方式的虚拟移位缓存器电路4b1(参照图2)的晶体管PT3相同，分别形成具有相互电性连接的2个栅极电极91以及92(参照图4)的方式。
此外，如图6所示，在第1电路部14b11中晶体管PT1的源极与节点ND2连接，而漏极与负侧电位HVSS连接。晶体管PT1的栅极与节点ND1连接，同时晶体管PT1的栅极被供给时钟信号HCLK1。另一方面，晶体管PT2的源极与正侧电位HVDD连接，而漏极则与节点ND2连接。该晶体管PT2被供给激活信号HST。
此外，在第2实施方式中，晶体管PT3被连接在晶体管PT1的栅极与正侧电位HVDD之间。该晶体管PT3的栅极被供给激活信号HST。此外，晶体管PT3，用来在晶体管PT2呈导通状态时使晶体管PT1维持断开状态而设。由此，可进行控制使晶体管PT2与晶体管PT1得以同时呈现导通状态。
在此，在第2实施方式中，电容C1连接在晶体管PT1的栅极与源极之间，此外，晶体管PT14的源极连接在节点ND1侧，而漏极则与时钟信号线HCLK1连接。
此外，在第2实施方式中，晶体管PT10连接在晶体管PT14与节点ND1之间。即，晶体管PT10的源极与节点ND1连接，而漏极与晶体管PT14的源极连接。该晶体管PT10的栅极，被供给次段的虚拟移位缓存器电路14b2的输出信号Dummy-SR2。此外，晶体管PT10本发明的“第5晶体管”的一例。
此外，第2电路14b12的电路构造，基本上与第1电路部14b11的电路构造相同，但是，晶体管PT1的源极以及晶体管PT2的漏极，分别与节点ND4连接，而晶体管PT1的栅极则与节点DN3连接。此外，在第2电路部14b12的晶体管PT10的栅极，被供给激活信号HST。另外，高电阻R1，连接在晶体管PT14与时钟信号线HCLK1之间。
接着，会由第2电路部14b12的节点ND4(输出节点)输出第1段的虚拟移位缓存器电路14b1的输出信号Dummy-SR1。此外，第1段的虚拟移位缓存器电路14b1的节点ND4(输出节点)，连接有第2段的虚拟移位缓存器电路14b2。
此外，第2段的虚拟移位缓存器电路14b2、多个段的移位缓存器电路14a1、14a2、…14an以及14(+1)、以及设在于最终段侧的虚拟移位缓存器电路14b3，也具有与上述第1段的虚拟移位缓存器电路14b1相同的电路构造，即，第2段的虚拟移位缓存器电路14b2以及设在于最终段侧的虚拟移位缓存器电路14b3，分别由具有与第1段的虚拟移位缓存器电路14b1的第1电路部14b11以及第2电路部14b12相同构造的第1电路部14b21以及14b31与第2电路部14b22以及14b32所构成。另外，多个段的移位缓存器电路14a1、14a2、…14an以及14a(n+1)，分别由具有与第1段的虚拟移位缓存器电路14b1的第1电路部14b11以及第2电路部14b12相同构造的第1电路部14a11、14a21、…14an1以及14a(n+1)与第2电路部14a12，14a22，…、14an2以及14a(n+1)2所构成。
在此，在第2实施方式中，预定段(最终段以外)的第1电路部的晶体管PT10的栅极，被供给次段的移位缓存器电路的输出信号，而第2电路部的晶体管PT10的栅极，被供给前段的移位缓存器电路的输出信号或是激活信号HST。
此外，如图6所示，除了与最终段侧的虚拟移位缓存器电路14b3连接的外，不与水平开关3连接的移位缓存器电路14a(n+1)的第1电路部14a(n+1)1的晶体管PT10的栅极与负侧电位HVSS连接。因此，在该移位缓存器电路14a(n+1)的第1电路部14a(n+1)1的晶体管PT10的栅极持续被供给以电位的信号。
此外，如图6以及图6所示，在水平开关3中，依照各段设置晶体管PT30。各段的晶体管PT30的栅极，与各段的输出节点的节点ND4连接。由此，各段的晶体管PT30，会被供给各段的输出信号(Dummy-SR1、Dummy-SR2、SR1、SR2、…SRn以及Dummy-SR3)。该晶体管PT30的源极与视频信号线Video连接，而漏极与漏极线连接。此外，设于各段的晶体管PT30中，与虚拟移位缓存器电路14b1，14b2以及14b3连接的晶体管PT30的漏极，并不与漏极线连接。
图8为图6所示的第2实施方式的液晶显示装置的H驱动器的移位缓存器电路的时序图。在图8中，Dummy-SR1、Dummy-SR2、SR1以及SR2，分别表示来自第1段与第2段的虚拟移位缓存器电路14b1以及14b2、以及第1段与第2段的移位缓存器电路14a1以及14a2的输出信号。接着，参照图6至图8，说明第2实施方式的液晶显示装置的H驱动器的移位缓存器电路的动作。
首先，在初期状态，所有的虚拟移位缓存器电路14b1、14b2以及14b3，与移位缓存器电路14a1至14an的输出信号Dummy-SR1至Dummy-SR3以及SR1至SRn均为H电位。
在该状态下，一经输入L电位的激活信号HST，在第1段的虚拟移位缓存器电路14b1的第1电路部14b11中，晶体管PT2以及PT3会成为导通状态。之后，L电位的时钟信号HCLK1会被输入至第1电路部14b11的晶体管PT14以及第2电路部14b12的晶体管PT14的栅极。由此，第1电路部14b11的晶体管PT14以及第2电路部14b12的晶体管PT14会成为导通状态。此外，第2电路部14b12的晶体管PT14成为导通状态时的响应速度，会因高电阻R1而变慢。
此时，在第2实施方式中，由于第1段的虚拟移位缓存器电路14b1的第1电路部14b11的晶体管PT10的栅极，被供给第2段的虚拟移位缓存器电路14b2的H电位的输出信号Dummy-SR2，因此晶体管PT10会形成断开状态。因此，在第1电路部14b11中，即使晶体管PT3与晶体管PT14为导通状态，贯通电流也不会经由晶体管PT3与晶体管PT14而由HVDD流至时钟信号线HCLK1。
此外，在第1电路部14b11中，因晶体管PT3为导通状态，晶体管PT10为断开状态，因此节点ND1的电位会上升到H电位。由此，可使第1电路部14b11的晶体管PT1成为断开状态。此时，因晶体管PT2为导通状态，因此节点ND2的电位会上升至H电位。由此，第2电路部14b12的晶体管PT2以及PT3会成为断开状态。
此时，在第2实施方式中，由于第2电路部14b12的晶体管PT10的栅极，被供以L电位的激活信号HST，因此晶体管PT10会形成导通状态。由此，节点ND3的电位会下降到L电位，故第2电路部14b12的晶体管PT1会成为导通状态。在该状态下，由于第2电路部14b12的晶体管PT2为断开状态，故节点ND4的电位会降到HVSS侧。
此时，节点ND3的电位(晶体管PT1的栅极电位)，随着节点ND4的电位(晶体管PT1的源极电位)的下降而下降，使得晶体管PT的栅极-漏极间电压能通过第2电路部14b12的电容C1 维持。此外，在第2电路部14b12中，除了晶体管PT3为断开状态外，由于来自时钟信号线的H电位的时钟信号HCLK1不会逆流至节点ND3侧，故得以维持电容C1的保持电压(晶体管PT1的栅极-漏极间电压)。由此，当节点ND4的电位降低时，第2电路部14b12的晶体管PT1也可维持常态的导通状态，故节点ND4的电位可降低至HVSS。其结果，会由第1段的虚拟移位缓存器电路14b1输出L电位的输出信号Dummy-SR1。
此外，在第2电路部14b12中，节点ND4的电位下降到HVSS时的节点ND3的电位，会低于HVSS。因此，施加在与正侧电位HVDD连接的晶体管PT3的偏压，会大于HVDD与HVSS的电位差。
接着，随着时钟信号HCLK变为H电位，第1电路部14b11的晶体管PT14以及第2电路部14b12的晶体管PT14会成为断开状态。之后，随着激活信号HST变为H电位，第1电路部14b11的晶体管PT2以及PT3、第2电路部14b12的晶体管PT10会成为断开状态。此时，在节点ND1以及ND2保持H电位的状态下成为浮动状态。此外，通过第2电路部14b12的断开状态的晶体管PT14与电容C1，使节点ND4的电位保持在HVSS(L电位)。由此，会由第1段的虚拟缓存器电路14b1持续输出L电位的输出信号Dummy-SR1。
此外，第1段的虚拟移位缓存器电路14b1的L电位的输出信号Dummy-SR1，被供给至第2段的虚拟移位缓存器电路14b2的第1电路部14b21。在该状态下，当第2段的虚拟移位缓存器电路14b2被输入L电位的时钟信号HCLK2时，在第2段的虚拟移位缓存器电路14b2中，会进行与对第1段的移位缓存器电路14b1供给L电位的激活信号HST以及L电位的时钟信号HCLK1的上述动作相同的动作。由此，可由第2段的虚拟移位缓存器电路14b2输出L电位的输出信号Dummy-SR2。
接着，通过使时钟信号HCLK成为L电位，可使第1电路部14b11的晶体管PT14以及第2电路部14b12的晶体管PT14转变为导通状态。
此时，在第2时方式中，由于第1段的虚拟移位缓存器电路14b1的第1电路部14b11的晶体管PT10的栅极，被供给第2段的虚拟移位缓存器电路14b2的L电位的输出信号Dummy-SR2，故第1电路部14b11的晶体管PT10转变为导通状态，由此，因第1电路部14b11的晶体管PT1为导通状态，故节点ND2会成为L电位。结果，第2电路部14b12的晶体管PT2以及PT3将成为导通状态。
此时，在第2实施方式中，由于第2电路部14b12的晶体管PT10的栅极被供以H电位的激活信号HST，因此晶体管PT10会成为断开状态。因此，在第2电路部14b12中，即使晶体管PT3与晶体管PT14为导通状态，贯通电流也不会经由晶体管PT3与PT14而从HVDD流至时钟信号线HCLK1。
此外，在第2电路部14b12中，由于晶体管PT3为导通状态，而晶体管PT10为断开状态，故节点ND3的电位会上升至H电位。由此，因第2电路部14b12的晶体管PT1会转为断开状态，故节点ND4的电位会上升至HVDD。其结果，会从第1段的虚拟移位缓存器电路14b1输出H电位的输出信号Dummy-SR1。
如上所述，在第2实施方式中，当L电位的激活信号HST被输入至第1段的虚拟移位缓存器电路14b1的第1电路部14b11时，只要一输入L电位的时钟信号HCLK1，便会自第2电路部14b12输出L电位的输出信号Dummy-SR1。此外，在第2电路部14b12输出L电位的输出信号Dummy-SR1的状态下，再度输入L电位的时钟信号HCLK时，从第2电路部14b12输出的输出信号Dummy-SR1会转变为H电位。接着，由第1段的虚拟移位缓存器电路14b1输出的输出信号Dummy-SR1，会被输入第2段的虚拟移位缓存器电路14b2的第1电路部14b21。如此一来，随着来自前段的移位缓存器电路的L电位的输出信号被输入至次段的移位缓存器电路，形成L电位的时序相错的时钟信号HCLK1以及HCLK2，会通过交互输入各段的移位缓存器电路，而使由各段的移位缓存器电路输出L电位的输出信号的时序移位。
接着，通过将时序经移位的L电位的信号输入水平开关3的各段的晶体管PT30，可使各段的晶体管PT30依序转变成导通状态。由此，会自视频信号线Video将视频信号供给至各段的漏极线，故各段的漏极线可依序进行驱动(扫描)。此外，在被输入虚拟移位缓存器电路14b1、14b2与14b3的输出信号Dummy-SR1、Dummy-SR2以及Dummy-SR3的晶体管PT30，由于其漏极并不与漏极线连接，故即使晶体管PT30转变为导通状态，视频信号也不会被供给至漏极线。
接着，结束与一条栅极线连接的各段漏极线的扫描后，即选择下一栅极线。然后，再度依序完成各段的漏极线的扫描后，再选择下一栅极线。在完成最后一条栅极线的扫描前不断地重复该动作，以由此完成一画面的扫描。
此外，如图6所示，持续对与最终段侧的虚拟移位缓存器电路14b3连接，而不与水平开关3连接的移位缓存器电路14a(n+1)的第1电路部14a(n+1)1的晶体管PT10的栅极供给L电位的信号。因此，该第1电路部14a(n+1)1的晶体管PT10，会持续维持导通状态。
在第2实施方式，如上述一般，通过设置响应次段的输出信号SR(m+1)而导通的第1电路部的晶体管PT10；以及响应前段的输出信号SR(m-1)或激活信号HST而导通的第2电路部的晶体管PT10，次段的输出信号SR(m+1)与前段的输出信号SR(m-1)不会同时成为L电位，因此第1电路部的晶体管PT10与第2电路部的晶体管PT10不会同时转变为导通状态。此外，由于第1电路部的晶体管PT3响应前述的输出信号SR(m-1)或激活信号HST而导通，故在第1电路部中，晶体管PT10与晶体管PT3不会同时形成导通状态。因此，可在第1电路部中，通过晶体管PT10与晶体管PT3，抑制贯通电流通过正侧电位HVDD与时钟信号线之间。此外，第2电路部的晶体管PT3，在响应前段的输出信号SR(m-1)或激活信号HST而导通的第2电路部的晶体管PT10的导通状态期间呈断开状态，因此在第2电路部中，晶体管PT10与晶体管PT3不会同时成为导通状态。因此，可在第2电路部中，通过晶体管PT10与晶体管PT3，抑制贯通电流通过正侧电位HVDD与时钟信号线之间。
此外，在第2实施方式中，与上述第1实施方式相同，通过用来在晶体管PT2呈导通状态时使晶体管PT1成为断开状态的晶体管PT3，可抑制贯通电流经由晶体管PT1与晶体管PT2通过正侧电位HVDD与负侧电位HVSS之间。由此，在第2实施方式中，除了可抑制贯通电流经由晶体管PT1与晶体管PT2通过正侧电位HVDD与负侧电位HVSS之间的外，还可抑制贯通电流经由晶体管PT3与晶体管PT10通过正侧电位HVDD与时钟信号线之间，因此较诸于第1实施方式，更能够抑制液晶显示装置的消耗电流的增加。
此外，在第2实施方式中，通过在与漏极线连接的多个段的移位缓存器电路14a1、14a2、…与14an的前段(动作开始侧)，设置不与漏极线连接的2段的虚拟移位缓存器电路14b1以及14b2，使动作开始侧起第2段的移位缓存器电路成为不与漏极线连接的第2段的虚拟移位缓存器电路14b2，故可抑制在与动作开始侧起第2段的移位缓存器电路对应的区域中产生显示不均匀的问题。此外，由于通过在与漏极线连接的多个段的移位缓存器电路14a1、14a2、…与14an的最终段(移位缓存器电路14an)的次段，设置不与漏极线连接的2段的虚拟移位缓存器电路14b3，使最终段的移位缓存器电路成为不与漏极线连接的虚拟移位缓存器电路14b3，故可抑制在与最终段的移位缓存器电路对应的区域中产生显示不均匀的问题。
此外，第2实施方式的其它效果，与上述第1实施方式相同。
(第3实施方式)图9构成本发明的第3实施方式的液晶显示装置的H驱动器的移位缓存器电路的电路图。图10图9所示的移位缓存器电路的最终段电路图。参照图9以及图10，说明在第3实施方式中，除了可抑制显示不均匀的产生外，较诸于第1实施方式，更能够抑制贯通电流的流通的H驱动器的其它例。首先，参照图9以及图10，说明第3实施方式的液晶显示装置的H驱动器的电路构造。
该第3实施方式的液晶显示装置的H驱动器24，如图9以及图10所示一般，具有与漏极线连接的多个段的移位缓存器电路24a1、24a2、…以及24an。
在此，在第3实施方式中，连接在漏极线的移位缓存器电路24a1、24a2、…以及24an的前段中，设有不与漏极线连接的2段的虚拟移位缓存器电路24b1以及24b2。此外，在第3实施方式中，如图10所示，在与漏极线连接的移位缓存器电路24a1、24a2、…以及24an的最终段的次段中，设有虚拟移位缓存器电路24b3。该虚拟移位缓存器电路24b3的次段中，设有不与水平开关3连接的移位缓存器电路24a(n+1)。此外，虚拟移位缓存器电路24b1以及24b2，本发明的“第1虚拟移位缓存器电路”的一例，另外，虚拟移位缓存器电路24b3，本发明的“第2虚拟移位缓存器电路”的一例。
此外，在第3实施方式中，如图9所示，构成于第1段(初段)的虚拟移位缓存器电路24b1中输入激活信号HST的方式。由此，较诸于未设置2段虚拟移位缓存器电路24b1以及24b2的情形，更能够使被输入激活信号HST的移位缓存器电路的位置往前段侧移动2段，因此，可使输入激活信号HST的时序提前2个时钟。
此外，第1段的虚拟移位缓存器电路24b1，由第1电路24b11以及第2电路24b12所构成。此外，该第1电路24b11以及24b12，本发明的“第1电路部”的一例。第1电路24b11以及第2电路24b12包含有p沟道晶体管PT1、PT2、PT3，PT24以及PT25，连接p沟道晶体管的源极与漏极而形成的电容C1以及C2。
即，第3实施方式的第1电路24b11以及第2电路24b12，在上述第1实施方式的第1电路4b11以及第2电路4b12(参照图2)的电路构造中，具备取代p沟道晶体管PT4，而追加p沟道晶体管PT24以及p沟道晶体管PT25的外，并于p沟道晶体管PT24以及p沟道晶体管PT25PT25的接触点P1与节点ND2之间追加电容C2的电路构造。此外，p沟道晶体管PT24以及p沟道晶体管PT25，为本发明的“第4晶体管”以及“第5晶体管”的一例。另外，电容C2，本发明的“第2电容”的一例。
此外，在第3实施方式中，设在第1电路24b11以及第2电路24b12中的p沟道晶体管PT1至PT3、PT24以及PT25、与构成电容C1与C2的p沟道晶体管，均是由p型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)构成。以下，将p沟道晶体管PT1至PT3、PT24以及PT25，分别称为晶体管PT1至PT3、PT24以及PT25。
此外，在第3实施方式中，晶体管PT3，与上述第1实施方式的虚拟移位缓存器电路4b1(参照图2)的晶体管PT3相同，分别形成具有相互电性连接的2个栅极电极91以及92(参照图4)的方式。
此外，如图9所示，在第1电路部24b11中晶体管PT1的源极与节点ND2连接，而漏极与负侧电位HVSS连接。此外，晶体管PT1的栅极与节点ND1连接。另外，晶体管PT1的栅极与节点ND1连接。另外，晶体管PT2的源极除了与正侧电位HVDD连接外，其漏极与节点ND2连接。该晶体管PT2的栅极被供以激活信号HST。
在此，在第3实施方式中，晶体管PT3被连接在晶体管PT1的栅极与正侧电位HVDD之间。该晶体管PT3的栅极被供给激活信号HST。此外，晶体管PT3，用来在晶体管PT2呈导通状态时使晶体管PT1维持断开状态而设。由此，可进行控制使晶体管PT2与晶体管PT1得以同时呈现导通状态。
另外，在第3实施方式中，电容C1连接在晶体管PT1的栅极与源极之间，此外，在第3实施方式中，连接有晶体管PT1的栅极的节点ND1与负侧电位HVSS之间，连接有晶体管PT24。该晶体管PT24的栅极被供给时钟信号HCLK1。此外，在晶体管PT24与负侧电位HVSS之间，连接晶体管PT25。该晶体管PT25的栅极，被供给时钟信号HCLK1的反转时钟信号的时钟信号HCLK2。另外，时钟信号HCLK与时钟信号HCLK2，在驱动IC6(参照图1)，由1个时钟信号所产生。此外，时钟信号HCLK1与时钟信号HCLK2，本发明的“第1信号”以及“第2信号”的一例。
此外，在第1电路部24b11的节点ND2中，连接有第2电路部24b12。第2电路24b12的电路构造，基本上与第1电路部24b11的电路构造相同，但是，在第2电路部24b12中，晶体管PT1的源极以及晶体管PT2的漏极，分别与节点ND4连接，而晶体管PT1的栅极则与节点ND3连接。
接着，会由第2电路部24b12的节点ND4(输出节点)输出第1段的虚拟移位缓存器电路24b1的输出信号Dummy-SR1。此外，第1段的虚拟移位缓存器电路24b1的节点ND4(输出节点)中，连接有第2段的虚拟移位缓存器电路24b2。
此外，第2段的虚拟移位缓存器电路24b2、多个段的移位缓存器电路24a1、24a2、…24an以及24a(n+1)、以及设在于最终段侧的虚拟移位缓存器电路24b3，也具有与上述第1段的虚拟移位缓存器电路24b1相同的电路构造，即，第2段的虚拟移位缓存器电路24b2以及设在于最终段侧的虚拟移位缓存器电路24b3，分别由具有与第1段的虚拟移位缓存器电路24b1的第1电路部24b11以及第2电路部24b12相同构造的第1电路部24b21以及24b31与第2电路部24b22以及24b32所构成。另外，多个段的移位缓存器电路24a1、24a2、…24an以及24a(n+1)，分别由具有与第1段的虚拟移位缓存器电路24b1的第1电路部24b11以及第2电路部24b12相同构造的第1电路部24a11、24a21、…24an1以及24a(n+1)与第2电路部24a12，24a22，…、24an2以及24a(n+1)2所构成。此外，后段的移位缓存器电路的第1电路部，构成与前段的移位缓存器电路的输出节点连接的方式。
此外，如图9以及图10所示，在水平开关3中，依照各段设置晶体管PT30。各段的晶体管PT30的栅极，与各段的输出节点的节点ND4连接。由此，各段的晶体管PT30，会被供给各段的输出信号(Dummy-SR1、Dummy-SR2、SR1、SR2、…SRn以及Dummy-SR3)。该晶体管PT30的源极与视频信号线Video连接，而漏极与漏极线连接。此外，设于各段的晶体管PT30中，与虚拟移位缓存器电路24b1，24b2以及24b3连接的晶体管PT30的漏极，并不与漏极线连接。
图11为图9所示的第3实施方式的液晶显示装置的H驱动器的移位缓存器电路的时序图。此外，在图11中，Dummy-SR1、Dummy-SR2、SR1以及SR2，分别表示来自第1段与第2段的虚拟移位缓存器电路24b1以及24b2、以及第1段与第2段的移位缓存器电路24a1以及24a2的输出信号。接着，参照图9至图11，说明第3实施方式的液晶显示装置的H驱动器的移位缓存器电路的动作。
首先，在初期状态下，H电位的激活信号HST被输入第1段的虚拟缓存器电路24b1的第1电路部24b11。由此，晶体管PT2会成为断开状态，因此节点ND2的电位会成为L电位。因此，第2电路部24b12的晶体管PT2以及PT3呈断开状态。通过第2电路部24b12的晶体管PT3成为断开状态，节点ND3的电位会成为L电位，因此晶体管PT2会成为导通状态。如此一来，在第2电路部24b12中，随着晶体管PT2转变为导通状态，晶体管PT1会成为断开状态，故节点ND4的电位会变为H电位。由此，在初期状态中，会由第1段的虚拟缓存器电路24b1的第2电路部24b12输出H电位的输出信号Dummy-SR1。
此外，在该初期状态下，在第1电路部24b11以及第2电路部24b12中，H电位的时钟信号HCLK1被输入晶体管PT24，而L电位的时钟信号HCLK2被输入晶体管PT25。由此，在第1电路部24b11以及第2电路部24b12中，晶体管PT24会转变成断开状态，而晶体管PT25则转变成导通状态。
此时，根据第3实施方式，在第1电路部24b11以及第2电路部24b12中，由负侧电位HVSS经由晶体管PT25供给L电位的电荷，同时该L电位的电荷，储存在连接于晶体管PT24以及PT25的连接点P1之间的电容C2中。
在该状态下，一经输入L电位的激活信号HST后，第1电路部24b11的晶体管PT2以及PT3转变成导通状态。由此，由于节点ND1以及节点ND2的电位会变为H电位，故晶体管PT1保持在断开状态。接着，通过节点ND2的电位变为H电位，第2电路部24b12的晶体管PT2以及PT3会成为断开状态。此时，因节点ND3的电位保持在H电位状态，故第2电路部24b12的晶体管PT1也继续维持断开状态。因此，节点ND4的电位会维持在H电位。由此，会由第2电路部24b12输出H电位的输出信号Dummy-SR1。
接着，随着输入第1电路部24b11的晶体管PT24的时钟信号HCLK1转变为L电位，输入晶体管PT25的时钟信号HCLK2也转变为L电位。
此时，根据第3实施方式，在第1电路部24b11中，晶体管PT24为导通状态时，晶体管PT25为断开状态。此时，通过晶体管PT25成为断开状态，即使晶体管PT3以及PT24为导通状态，同样可抑制贯通电流经由第1电路部24b11的晶体管PT3、晶体管PT24以及晶体管PT25而通过赴侧电位HVSS与正侧电位HVDD之间。此外，由于第1电路部24b11的晶体管PT3呈导通状态，因此节点ND1的电位会保持在H电位。由此，第1电路部24b11的晶体管PT1可保持在断开状态。
另一方面，在第2电路部24b12中，同样随着输入晶体管PT24的时钟信号HCLK1转变为L电位，输入晶体管PT25的时钟信号HCLK2也也转变为H电位。由此，第2电路部24b12的晶体管PT24会转变为导通状态，而晶体管PT25则转变为断开状态。
此时，根据第3实施方式，在第2电路部24b12中，初期状态下储存于电容C2的L电位的电荷，通过晶体管PT24进行供给。此时，因第2电路部24b12的晶体管PT3为断开状态故节点ND3的电位会变为L电位。由此，第2电路部24b12的晶体管PT1会转变为导通状态。
此时，第2电路部24b12的晶体管PT2为断开状态的故，经由导通状态的晶体管PT1，节点ND4的电位会降低至负侧电位HVSS侧。此时，节点ND3的电位(晶体管PT1的栅极电位)，随着节点ND4的电位(晶体管PT1的源极电位)的下降而降低，使得晶体管PT1的栅极-源极间的电压能通过第2电路部24b12的电容C1而维持。此外，在第2电路部24b12中，因晶体管PT3与晶体管PT25为断开状态而得以维持电容C1的保持电压(晶体管PT1的栅极-源极间电压)。由此，于节点ND4的电位降低时，第2电路部24b12的晶体管PT1可维持经常性的导通状态，故输出电位的节点ND4的电位会降低至HVSS。其结果，会由第2电路部24b12输出L电位的输出信号Dummy-SR1。
此外，在第2电路部24b12中，节点ND4的电位下降至HVSS时的节点ND3的电位，会低于HVSS。因此，施加于与正侧电位HVDD连接的晶体管PT3的偏压，会大于HVDD与HVSS的电位差。
接着，在第1电路部24b11以及第2电路部24b12中，当输入晶体管PT24的时钟信号HCLK1为H电位时，输入晶体管PT25的时钟信号HCLK2则成为L电位。由此，在第1电路部24b11以及第2电路部24b12中，晶体管PT24会转变为断开状态，而晶体管PT25则转变为导通状态。在该情况下，节点ND1以及节点ND2的电位也维持在H电位。另外，节点ND3以及节点ND4在保持L电位的状态下成为浮动状态。因此，会维持由第2电路部24b12输出L电位的输出信号Dummy-SR1。
此时，根据第3实施方式，在第1电路部24b11以及第2电路部24b12中，在时钟信号HCLK1为H电位，且时钟信号HCLK2为L电位的期间，由负侧电位HVSS经由晶体管PT25供给L电位的电荷，并将该L电位的电荷储存在电容C2。
接着，当输入第1电路部24b11的激活信号HST变为H电位时，第1电路部24b11的晶体管PT2以及PT3会转变成断开状态。此时，节点ND1以及节点ND2在保持H电位的状态下形成浮动状态，因此，不会对其他部分造成影响，而得以由第2电路部24b12维持输出L电位的输出信号Dummy-SR1。
接着，在第1电路部24b11中，当输入晶体管PT24的时钟信号HCLK成为L电位时，输入晶体管PT25的时钟信号HCLK2则成为H电位。由此，在第1电路部24b11的晶体管PT24会转变为导通状态，而晶体管PT25则转变为断开状态。
此时，根据第3实施方式，储存于第1电路部24b11的电容C2的L电位的电荷，通过晶体管PT24进行供给。
此时，因第1电路部24b11的晶体管PT3为断开状态，故节点ND1的电位会变为L电位。由此，第1电路部24b11的晶体管PT1会转变为导通状态。因此，节点ND2的电位，会降低至负侧电位HVSS。此时，节点ND1，随着ND2的电位的下降降低电位，使得晶体管PT1的栅极-源极间电压能通过电容C1而维持。此外，晶体管PT3与晶体管PT25呈断开状态，因此可维持电容C1的保持电压(晶体管PT1的栅极-源极间电压)。由此，于节点ND2的电位降低时，晶体管PT1可维持经常性的导通状态，故节点ND2的电位会降低至HVSS而成为L电位。因此，第2电路部24b12的晶体管PT2以及PT3会形成导通状态。
经由第2电路部24b12的晶体管PT3成为导通状态，节点ND3的电位会上升至H电位，因此晶体管PT1会变为导通状态。由此，可抑制第2电路部24b12的晶体管PT1与晶体管PT2同时转变为导通状态，而得以抑制贯通电流经由第2电路部24b12的晶体管PT1以及PT2通过负侧电位HVSS与正侧电位HVDD之间。
另一方面，在第2电路部24b12中，当输入晶体管PT24的时钟信号HCLK1成为L电位时，输入晶体管PT25的时钟信号HCLK2则成为H电位。
此时，根据第3实施方式，在第2电路部24b12中，晶体管PT24会转变为导通状态，而晶体管PT25则转变为断开状态。此时通过晶体管PT25形成断开状态，可抑制贯通电流经由第2电路部24b12的晶体管PT3、PT24以及PT25通过负侧电位HVSS与正侧电位HVDD之间。
此外，通过第2电路部24b12的晶体管PT2为导通状态而晶体管PT1为断开状态，节点ND4的电位会由HVSS上升到HVDD并变为H电位。因此，会由第2电路部24b12输出H电位的输出信号Dummy-SR1。
如上所述，根据第3实施方式，在第1段的虚拟移位缓存器电路24b1的第1电路部24b11被输入L电位的激活信号HST时，只要输入L电位的时钟信号HCLK1，并输入H电位的时钟信号HCLK2，便会由第2电路部24b12输出L电位的输出信号Dummy-SR1。然后，在所输入的时钟信号HCLK1变为H电位，而时钟信号HCLK2变为L电位后，时钟信号HCLK1再度回到L电位，且时钟信号HCLK2再度回到H电位时，由第2电路部24b12输出的输出信号Dummy-SR1会变为H电位。
此外，来自第1段的虚拟移位缓存器电路24b1的第2电路部24b12的输出信号Dummy-SR1，会被输入第2段的虚拟移位缓存器电路24b2的第1电路部24b21。在第2段的虚拟移位缓存器电路24b2中，当第1电路部24b21中被输入第1段的虚拟移位缓存器电路24b1的L电位的输出信号Dummy-SR1时，只要输入H电位的时钟信号HCLK1以及L电位的时钟信号HCLK2，便会由第2电路部24b22输出L电位的输出信号Dummy-SR2。此外，在第1段的移位缓存器电路24a1中，当第1电路部24a11中被输入第2段的虚拟移位缓存器电路24b2的L电位的输出信号Dummy-SR2时，只要输入L电位的时钟信号HCLK1以及H电位的时钟信号HCLK2，便会由第2电路部24a12输出L电位的输出信号SR1。
此外，在第2段的移位缓存器电路24a2中，当第1电路部24a21中被输入第1段的移位缓存器电路24a1的L电位的输出信号SR1时，只要输入L电位的时钟信号HCLK1以及H电位的时钟信号HCLK2，便会由第2电路部24a22输出L电位的输出信号SR2。如此一来，在前段的移位缓存器电路的L电位的输出信号被输入次段的移位缓存器电路的同时，通过将时钟信号HCLK1以及时钟信号HCLK2输入各段的移位缓存器电路，即可依序由各段的移位缓存器电路输出时序经移位的L电位的输出信号。
接着，通过将时序经移位的L电位的信号输入水平开关3的各段的晶体管PT30，即可使各段的晶体管PT30依序转变成导通状态。由此，会自视频信号线Video将视频信号供给至各段的漏极线，故各段的漏极线可依序进行驱动(扫描)。此外，在被输入虚拟移位缓存器电路24b1、24b2与24b3的输出信号Dummy-SR1、Dummy-SR2以及Dummy-SR3的晶体管PT30中，由于漏极并不与漏极线连接，故即使转变为导通状态，视频信号也不会被供给至漏极线。
接着，结束与一条栅极线连接的各段漏极线的扫描后，即选择下一栅极线。然后，再度依序完成各段的漏极线的扫描后，再选择下一栅极线。在完成最后一条栅极线的扫描前可通过不断重复该动作，以完成一画面的扫描。
根据第3实施方式，如上述一般，通过设置与晶体管PT1的栅极连接，并响应时钟信号HCLK1而导通的晶体管PT24；与连接在晶体管PT24与负侧电位HVSS之间，并响应时钟信号HCLK1的反转信号的时钟信号HCLK2而导通的晶体管PT25，可利用时钟信号HCLK1以及时钟信号HCLK2，在晶体管PT24为导通状态时使晶体管PT25断开，而在晶体管PT24为断开状态时使晶体管PT25导通。由此，由于晶体管PT24与晶体管PT25的任何一方会维持常态性的断开状态，因此即使与正侧电位HVDD连接的晶体管PT3为导通状态，同样可抑制贯通电流经由晶体管PT24与晶体管PT25而通过负侧电位HVSS与正侧电位HVDD之间。
此外，在第3实施方式中，与上述第1实施方式相同，通过用来在晶体管PT2呈导通状态时使晶体管PT1转为断开状态的晶体管PT3，可抑制贯通电流经由晶体管PT1与晶体管PT2通过正侧电位HVDD与负侧电位HVSS之间。其结果，在第3实施方式中，除了可抑制贯通电流经由晶体管PT1与晶体管PT2通过正侧电位HVDD与负侧电位HVSS之间外，还可抑制贯通电流经由晶体管PT3、晶体管PT24以及晶体管PT25通过正侧电位HVDD与负侧电位HVSS之间，因此较诸于第1实施方式，更能够抑制液晶显示装置的消耗电流的增加。
此外，在第3实施方式中，通过在与漏极线连接的多个段的移位缓存器电路24a1、24a2、…与24an的前段(动作开始侧)，设置不与漏极线连接的2段的虚拟移位缓存器电路24b1以及24b2，使动作开始侧起第2段的移位缓存器电路变成不与漏极线连接的第2段的虚拟移位缓存器电路24b2，故可抑制在与动作开始侧起第2段的移位缓存器电路对应的区域中产生显示不均匀的问题。此外，由于通过在与漏极线连接的多个段的移位缓存器电路24a1、24a2、…与24an的最终段(移位缓存器电路24an)的次段，设置不与漏极线连接的2段的虚拟移位缓存器电路24b3，使最终段的移位缓存器电路变成不与漏极线连接的虚拟移位缓存器电路24b3，故可抑制在与最终段的移位缓存器电路对应的区域中产生显示不均匀的问题。
此外，第3实施方式的其它效果与上述第1实施方式相同。
(第4实施方式)图12为显示本发明的第4实施方式的有机电场发光(EL；Electroluminescence)显示装置的平面图。参照图12说明在第4实施方式中，将本发明适用于有机EL显示装置的例。
在第4实施方式的有机EL显示装置中，如图12所示，在基板60上设置显示部11。此外，图12的显示部11显示一像素的构造。此外，显示部11中设置成矩阵状的各像素12，由2个p沟道晶体管12a以及12b(以下称为晶体管12a以及12b)；辅助电容12c；阳极12d；与阳极呈相对配置的阴极12e；夹于该等阳极12d与阴极12e之间的有机EL组件12f所构成。晶体管12a的栅极与栅极线连接。此外，晶体管12a的源极与漏极线连接。此外，晶体管12的漏极连接辅助电容12c以及晶体管12b的栅极。另外晶体管12b的漏极与阳极12d连接。此外，H驱动器4内部的电路构造与使用图2所示的晶体管的移位缓存器电路所致的H驱动器4的构造相同。第4实施方式的有机EL显示装置的上述装置以外的部分的构造，与图1所示的第1实施方式的液晶显示装置相同。
根据第4实施方式，可通过上述构造，抑制有机EL显示装置的显示部的显示不均匀与H驱动器的消耗电流的增加，并获得与第1实施方式相同的效果。
此外，本次所揭示的实施方式的各点均属例示，不应将的视为本发明的限定。本发明的范围，根据权利要求而非上述实施方式的说明，而且还包含有与权利要求均等的意义以及范围内的所有变更。
例如，在上述实施方式中，在移位缓存器电路的动作开始侧(初段侧)设置2段的虚拟移位缓存器电路，并在最终段配置1段的虚拟移位缓存器电路，但本发明并不限于此，也可仅在移位缓存器电路的初段侧或是最终段配置虚拟移位缓存器电路。或在初段侧配置3段以上的虚拟移位缓存器电路。
此外，在上述实施方式中，说明将本发明应用在液晶显示装置以及有机EL显示装置中的例子，但本发明并不限于此，也可用在液晶显示装置以及有机EL显示装置以外的显示装置中。
此外，在上述实施方式中，说明仅在H驱动器中应用本发明的移位缓存器电路的例子，但本发明并不限于此，也可在H驱动器以及V驱动器两中使用本发明的移位缓存器电路。在该情况下，可进一步降低消耗电流。
权利要求
1.一种显示装置，其特征在于，具有用来依序驱动对像素供给影像信号的多个漏极线的多个段移位缓存器电路；以及设置在前述多个段移位缓存器电路的动作开始侧，且不与前述漏极线连接的多个段的第1虚拟移位缓存器电路，前述移位缓存器电路以及前述第1虚拟移位缓存器电路，包含有第1电路部，该第1电路部具有连接在第1电位侧的第1导电型的第1晶体管；连接在第2电位侧的第1导电型的第2晶体管；以及连接在前述第1晶体管的栅极与前述第2电位之间，用来在前述第2晶体管为导通状态时使前述第1晶体管成为断开状态的第1导电型的第3晶体管。
2.根据权利要求1的显示装置，其特征在于，尚具有设置在前述多个段移位缓存器电路的动作开始侧的相反侧，且不与前述漏极线连接的第2虚拟移位缓存器电路。
3.根据权利要求1的显示装置，其特征在于，前述多个段的第1虚拟移位缓存器电路的初段输入有激活信号。
4.根据权利要求1的显示装置，其特征在于，至少前述第1晶体管、前述第2晶体管以及前述第3晶体管为p型的场效晶体管。
5.根据权利要求1的显示装置，其特征在于，前述第1晶体管的栅极与源极之间连接有第1电容。
6.根据权利要求1的显示装置，其特征在于，前述第3晶体管具有相互电性连接的2个栅极电极。
7.根据权利要求1的显示装置，其特征在于，前述第1晶体管响应时钟信号而导通。
8.根据权利要求1-7中任一项的显示装置，其特征在于，尚具有连接于前述第1晶体管的栅极与供给时钟信号的时钟信号线之间，且连接成二极管的第4晶体管。
9.根据权利要求8的显示装置，其特征在于，前述连接成二极管的第4晶体管，具有相互电性连接的2个栅极电极。
10.根据权利要求1-7中的任1项的显示装置，其特征在于，前述第1电路部，尚包含有连接在前述第1晶体管的栅极与供给时钟信号的时钟信号线之间，且响应前述第3晶体管呈断开状态时要变为导通状态的信号而导通的第1导电型的第5晶体管。
11.根据权利要求1-6中任1项的显示装置，其特征在于，前述第1电路部，具有连接在前述第1晶体管的栅极，且响应第1信号而导通的第1导电型的第4晶体管；以及连接于前述第4晶体管与前述第1电位之间，且响应前述第1信号呈导通状态时要变为断开状态的第2信号而导通的第1导电型的第5晶体管。
12.根据权利要求11的显示装置，其特征在于，在前述第1晶体管的源极，与前述第4晶体管以及前述第5晶体管的连接点之间，连接有第2电容。
13.一种显示装置，具有用来依序驱动对像素供给影像信号的多个漏极线的多个段移位缓存器电路；以及设置在前述多个段移位缓存器电路的动作开始侧的相反侧，且不与前述漏极线连接的虚拟移位缓存器电路，前述移位缓存器电路以及前述虚拟移位缓存器电路，包含有第1电路部，该第1电路部具有连接在第1电位侧的第1导电型的第1晶体管；连接在第2电位侧的第1导电型的第2晶体管；以及连接在前述第1晶体管的栅极与前述第2电位之间，用来在前述第2晶体管为导通状态时使前述第1晶体管成为断开状态的第1导电型的第3晶体管。
全文摘要
本发明提供一种可抑制消耗电流的增加的显示装置。该显示装置具有用来依序驱动对像素供给影像信号的多个漏极线的多个段移位缓存器电路(4a1、4a2、…)以及(4an)；设置在多个段移位缓存器电路(4a1、4a2、…)以及(4an)的动作开始侧，且不与漏极线连接的2段的虚拟移位缓存器电路(4b1)以及(4b2)。此外，移位缓存器电路(4a1)与虚拟移位缓存器电路(4b1)具有与负侧电位HVSS连接的p沟道晶体管(PT1)；与正侧电位HVDD连接的p沟道晶体管(PT2)；连接在p沟道晶体管(PT1)的栅极与正侧电位HVDD之间，用来在p沟道晶体管PT2为ON状态时使p沟道晶体管(PT1)成为OFF状态的p沟道晶体管(PT3)。
文档编号G11C19/28GK1577429SQ200410062640
公开日2005年2月9日 申请日期2004年6月30日 优先权日2003年6月30日
发明者广泽考司 申请人:三洋电机株式会社