专利名称：双端口静态随机存取存储器单元的制作方法
技术领域：
本发明涉及半导体存储器的SRAM(静态随机存取存储器)电路单元，尤其涉及6晶体管双端口SRAM单元。
背景技术：
通常，SRAM的数据存储不像DRAM(动态随机存取存储器)那样需要额外的刷新，这是因为SRAM采用闭锁型单元。一般来说，由6个晶体管构成的单端口SRAM用作一个单元电路。
此时，RAM内嵌式TFT LCD驱动器通常进行下列两大操作其一是向RAM区写入需要显示的数据的操作，其二是读取RAM中数据的操作。通过输出驱动器定时读取并输出RAM中的数据，以便在LCD面板上扫描。
如果这种RAM内嵌式TFT LCD驱动器采用6晶体管单端口SDRAM单元，读取数据扫描时容易和写入操作相冲突。为了解决这个问题，通常采用双端口SRAM单元。
图1是6晶体管单端口SRAM单元的电路图，图2是8晶体管双端口SRAM单元的电路图。
请参照图1，存储单元100包括两个存取晶体管N02A和N02B，分别连接存储节点cellA和位线BL，以及存储节点cellB和位线BLX，其开关状态经由字线WL取决于一个信号，还包括四个晶体管P00、P01、N00以及N01，用于配置存储节点cellA和cellB之间的反向闭锁。位线BL和BLX是数据的输入/输出路径，而字线WL是承载信号的路径，以控制数据的输入/输出。
在正位线BL和负BLX之间的信号电平之间存在互补的关系。这就是说，如果其中一者为逻辑高(H)电平状态，那么另一者通常为逻辑低(L)电平状态。然而，为了提高SRAM单元的工作速度，有可能两者同为高电平或者低电平，或者在数据写入SRAM中或者从中读取之前都被设置为特定的值，如VDD/2。
在向SRAM存储单元写入数据前或后(或者读取数据前或后)，如果正位线BL和负位线BLX的电平值都为VDD/2，那么SRAM单元的操作程序如下。
在正位线BL和负位线BLX都设为VDD/2后，向SRAM存储单元写入逻辑H的数据值时，通过对正位线BL施加逻辑H以及对负位线BLX施加逻辑L，使得要写入SRAM中的值位于位线上。此后，如果字线WL被使能变成逻辑H，正位线BL和负位线BLX中的数据将分别输入存储节点cellA和cellB。
由于晶体管P00、N00、P01以及N01构成多对反相器，在输入节点把数据取反并输出数值。
因此，如果数据从正位线BL输入，那么逻辑H电平信号将通过存取晶体管N02A施加到单元存储节点cellA，输入信号被反相器P00和N00取反，在单元存储节点cellB变成逻辑L电平状态。
类似的，如果数据从负位线BLX输入，那么逻辑L电平信号将通过存取晶体管N02B施加到单元存储节点cellB，输入信号被反相器P01和N01取反，在单元存储节点cellA变成逻辑H电平状态cellA。
从而，逻辑H和L状态分别保存在节点cellA和cellB。
在这种状态下，如果字线WL的状态变为逻辑L，虽然新的信号电平不是从正位线BL和负位线BLX施加的，但是节点cellA和cellB的信号电平将稳定地保持为数据值。
如从SRAM中读取数据，先激活WL，然后置为逻辑H状态。这和写入操作相反。
在正位线BL和负位线BLX的电平都为VDD/2的情况下，如果字线WL转换成逻辑H状态，存储在节点cellA和cellB中的H电平和L电平信号将分别通过存取晶体管N02A和N02B输出到正位线BL和负位线BLX。在上述情况下，位线BL和BLX上的信号电平将分别被读取为逻辑H和L。
图2所示的8晶体管双端口SRAM单元110包括4个NNOS晶体管N12A、N10、N11和N12B，以及4个PNMOS晶体管P10、P11、P12和P13。
除了图1所示的6晶体管单端口SRAM之外，基本的配置还包括两个PMOS晶体管P12和P13。附加的两个晶体管解决了单端口SRAM无法同时读写数据的问题。
换句话说，8晶体管双端口SRAM单元110允许要显示的数据在写入操作期间通过位线BL和BLX存储到单元存储节点中，也允许存储的数据在读取操作期间通过数据线D输出。因此，在图2所示的8晶体管双端口SRAM单元中，由于写入操作的路径和读取操作的路径是分离的，因此数据的读写操作独立进行，互不干扰。
特别的，8晶体管双端口SRAM单元的工作基于图1所示的单端口SRAM的基本工作原理。
但是，8晶体管双端口SRAM单元还包括PMOS晶体管P12和P13，并通过公共线C上的控制信号将单元存储节点中的数据输出到数据线D。在默认状态下，数据线D被一个包括NMOS晶体管的下拉晶体管N14置为逻辑L状态。
向SRAM 110写入数据时，首先正位线BL和负位线BLX分别被加载H信号和L信号，然后字线WL上的数据电平变为H状态，导通NMOS晶体管N12A和N12B。此时在节点cellA和cellB中分别存储有H信号和L信号。
向公共线C施加L电平信号后，存储在SRAM存储单元110中的数据可通过数据线D输出。
在向公共线C施加控制信号之前，需要执行如下操作首先导通下拉晶体管N14，将数据线D置为L电平，然后关闭下拉晶体管N14。
如果L电平信号输入到公共线C，则用于公共线选择的晶体管P13被导通，因此节点cellC中的数据输出到数据线D。
节点cellC中的数据取决于节点cellB中的信号，如果节点cellB中存储的信号为L，则上拉晶体管P12变为ON(通)状态使得节点cellC中的数值变为H。这种情况下，如果通过导通晶体管P13来选择公共线，那么H信号将被输出到数据线D。
如果通过向正位线BL和负位线BLX分别输入L和H信号来使数据“0”写入SRAM存储单元，那么L和H信号被分别存储在节点cellA和cellB中。
因此，要通过公共线C和晶体管P12和P13读取节点cellB中存储的数值，晶体管P12为OFF(“闭合”)状态，晶体管P13为ON(“导通”)状态，下拉晶体管N14控制作为输出节点的数据线D上保持L电平，使L信号输出。
另一方面，和图1所示的SRAM单元相比，图2所示的SRAM单元具备同时读写的优势，但是它由8个晶体管构成，每单元的尺寸相对较大。因此，把这种SRAM单元阵列应用到RAM内嵌式TFT LCD驱动器芯片时，SRAM的尺寸也相应增加。
发明内容
因此，本发明的目的在于提供一种能够互不干扰地同时读写数据，同时减小器件的尺寸的6晶体管双端口SRAM单元。
根据本发明，6晶体管双端口SRAM单元包括写入区，具有一个晶体管，用于根据来自字线的控制信号，输入来自位线的数据输入信号；数据存储区，包括3个晶体管，用于通过写入区存储来自外部的数据输入信号；以及读取区，包括两个晶体管，用于根据来自公共线的控制信号，读取数据存储区中存储的数据输入信号。
优选地，写入区包括一个栅极和字线相连的第一晶体管，其一端口与一根位线相耦接，另一端口与连接到数据存储区的一个晶体管相耦接。数据存储区包括第二晶体管，其栅极与上述第一晶体管的另一端口上的第一节点相耦接，漏极和源极分别与第一供电电压以及第二节点相连；第三晶体管，其栅极和上述第二节点相连，漏极和源极分别与上述第一节点和第二供电电压相耦接；以及第四晶体管，其栅极和上述第一节点相连，漏极和源极分别与上述第一节点和第二供电电压相耦接。此外，读取区包括第五晶体管，其栅极与上述第二节点相耦接，漏极和源极分别与第三节点以及第二供电电压相连；以及第六晶体管，其栅极和公共线C相连，漏极和源极分别耦接到承载数据的数据线D以及第三节点。
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特征将会变得更加明显，其中图1是现有技术中6晶体管单端口SRAM存储单元的电路图；图2是现有技术中8晶体管双端口SRAM存储单元的电路图；图3是本发明的6晶体管双端口SRAM存储单元的电路图；图4是图3所示的本发明存储电路的各元件信号状态的时序图。
具体实施例方式
下文将结合附图详细阐述本发明的6晶体管双端口SRAM单元的结构和工作机理。
图3是本发明的6晶体管双端口SRAM存储单元的电路图。
如图3所示，本发明的具有6个晶体管的双端口SRAM单元120包括5个NMOS晶体管N20A、N20、N21、N22、N23和一个PMOS晶体管P21。
与图1以及图2所揭示的现有技术不同的是，本发明揭示的SRAM单元只包含一根位线BL，而省略了承载位线上信号的反相信号的负位线BLX。
存储单元通过字线WL选择，数据通过位线存储在单元中。存储的数据在通过公共线C施加的控制信号的控制下输出到数据线DL。
更明确的说，本发明的6晶体管双端口SRAM单元120包括写入区122、数据存储区124和读取区128，其中写入区122包括一个晶体管，在来自字线WL的信号的控制下通过单一的位线BL接收数据信号，数据存储区124包括3个晶体管，用来存储来自写入区122的数据信号，读取区128包括两个晶体管，根据公共线C提供的控制信号读取存储在数据存储区124中的数据信号。
写入区122包括一个NMOS晶体管N20A，其栅极和字线WL相耦接，一侧端和位线BL相连，另一侧端和数据存储区124相耦接。
NMOS晶体管N20A称为存取晶体管，其依靠字线WL上的信号控制其导通或闭合而在位线BL上输入数据。当它处于ON的状态时，位线BL上的信号被传递到存储单元的内部；当它处于OFF的状态时，位线BL从存储单元上断开。该存取晶体管和图1以及图2所示的NMOS晶体管N02A和N12A有很大的不同，尽管它们执行的功能是一样的，但是本单元只有一个晶体管。
数据存储区124的作用的是存储并维持输入的数据。为了实现这个功能，在其中放置了一个PMOS晶体管P21、一个NMOS晶体管N20和一个NMOS晶体管N21，其中PMOS晶体管P21的栅极和存储节点cell2A相耦接，而存储节点cell2A与NMOS晶体管N20A相连，晶体管P21的漏极和源极分别与供电电压VCC以及单元存储节点cell2B相耦接；NMOS晶体管N20的栅极和存储节点cell2B相连，漏极和源极分别与单元存储节点cell2A以及接地电压VSS相耦接；NMOS晶体管N21的栅极和存储节点cell2A相连，漏极和源极分别与存储节点cell2B以及接地电压VSS相耦接。
读取区128包括一个NMOS晶体管N22和一个NMOS晶体管N23，其中NMOS晶体管N22的栅极和单元存储节点cell2B相耦接，其漏极和源极分别与节点cell2C以及接地电压VSS相连；NMOS晶体管N23的栅极和公共线C相耦接，其漏极和源极分别与承载读取数据的数据线D以及节点cell2C相连。
在SRAM单元120的外部添加了一个PMOS晶体管P24，用于上拉驱动数据线D。尽管在本图中没有标明，但数据线D通常都和存储单元列阵中各存储单元的读取区相耦接；如果存储单元阵列发生堵塞，经辨认后被重新分块。
图3所示的本发明的RAM单元的详细操作如下。
(1)写入模式在一个SRAM单元120中可以存储逻辑H或者L状态的1比特数据。
当用户想通过位线BL的输入接脚向SRAM单元120写入H信号时，先通过位线BL施加H信号。位线BL上的H信号稳定后，如果向字线WL输入H信号，NMOS晶体管N20A就导通，位线BL上的信号被输出到节点cell2A。因此节点cell2A变为H状态。
节点cell2A变成H状态后，PMOS晶体管P21变成OFF状态，NMOS晶体管N21变成ON状态。由此，节点cell2B变成L状态，NMOS晶体管N20变为OFF状态。结果，节点cell2A变成逻辑H，节点cell2B保持L的写入状态。
如向SRAM单元120写入L信号，过程类似。首先，向位线BL施加L信号，向WL施加H信号，然后，晶体管N02A导通，使得BL上的L信号输出。结果，节点cell2A变为逻辑L状态。
当节点cell2A为逻辑L状态时，PMOS晶体管P2l被导通，NMOS晶体管N21闭合。然后，节点cell2B变为H状态，NMOS晶体管N20也导通。因此，尽管晶体管N20A被WL控制为OFF状态，但是节点cell2A和cell2B保持H的写入状态。
(2)读取模式写入到SRAM存储单元120的存储节点cell2A和cell2B中的数据可以通过NMOS晶体管N22和N23输出到数据线D。
数据线D被PMOS晶体管P24上拉为H状态。仅当晶体管N22和N23都为ON状态时数据线D才输出L信号，当晶体管N22和N23中至少一者的状态为OFF时，才输出H信号。
公共线C控制存储单元120中写入的数据的输出。当公共线C上信号的状态为H时，与存储单元的节点cell2A上的数据相同的信号电平被输出到数据线D。
更明确的说，如果位线BL中的信号电平为H，那么节点cell2A也为H状态，则节点cell2B的状态为L。因此，NMOS晶体管N22闭合，H信号被输入到公共线C，NMOS晶体管N23被导通后，H信号被输出到数据线D。
类似的，如果BL中的信号电平为L，那么节点cell2A就为L状态，节点cell2B就为H状态。因此，NMOS晶体管N22被导通，H信号被输入到公共线C，NMOS晶体管N23被导通后，L信号被输出到数据线D。
图4是图3所示的本发明SRAM存储单元电路的各部分模拟结果的信号波形图。
图4中，信号BL、WL、C以及pull-up分别是位线BL、字线WL、公共线C的控制信号，也是PMOS晶体管P24的控制信号。
信号Cell2A、Cell2B、Cell2C分别是图3所示的SRAM单元120的内部节点Cell2A、Cell2B和Cell2C的信号值。
此外，信号D是从SRAM存储单元输出到数据线D中的数据信号。
下述过程详细描述了数据如何通过位线BL传递到SRAM存储单元的节点cell2A和cell2B。
如图4所示，一旦WL信号变为H状态之后，Cell2A信号便和BL信号具有相同的电平。这就是说，根据字线WL上的控制信号，位线BL上的信号被输出到节点cell2A。
另一方面，Cell2B信号一直是Cell2A信号的反相信号。这一点可以从Cell2B和Cell2A信号电平的反相关系得到证实。
另外，即使WL信号从H状态变成L状态，Cell2A和Cell2B信号值也保持不变。这一点可以从节点cell2A和cell2B的电势保持不变得到证实，如图3所示的存储单元电路中，虽然字线WL上的信号值从H状态变为L状态使得NMOS晶体管N20A被闭合，但节点cell2A和cell2B的电势保持不变。由上述可看出，图3所示的存储单元也具有存储功能。
当读取SRAM单元中写入的数据时，可通过使控制信号C输入到控制线C来实现。
同时，在通过公共线C读取数据之前，使用输入到PMOS晶体管P24的输入信号pull-up把数据线D上的输出数据信号D上拉为H状态。如图3所示，输入L时上拉晶体管P24才工作；因此，当上拉信号pull-up为L时，数据线D上的输出数据信号D的状态为H。
当状态为L的上拉信号pull-up被输出，然后输出数据信号D被上拉为H状态时，如果作为读取信号READ的控制信号C输入到SRAM存储单元，则存储单元中写入的数据可以输出到数据线D。
如图4所示，在Cell2A和Cell2B分别保持为H和L状态的情况下，如果通过将控制信号C转变为H来输入数据读取指令，那么H信号就输出到数据线D。此外，在Cell2A和Cell2B分别保持为L和H状态的情况下，如果通过将控制信号C转变为H来输入数据读取指令，那么L信号就输出到数据线D。
采用上述方法，根据位线BL上的信号值BL、字线WL上的信号值WL、公共线C上的信号值C，SRAM存储单元的内部节点cell2A和cell2B上的Cell2A信号电平和Cell2B信号电平可以输出到数据线D，作为输出数据信号D。
本发明采用上述配置提供了6 MOS晶体管双端口SRAM单元，其兼具提高现有技术中的6 MOS晶体管单端口SRAM(参见图1)的集成度，以及现有技术中8 MOS晶体管双端口SRAM单元(参见图2)能够同时读写的优势。
本发明所包含的主题与2004年3月31日提交至韩国专利局的第2004-22194号韩国专利申请相关，其全部内容可以作为本发明的参考。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。
权利要求
1.一种双端口静态随机存取存储器SRAM单元，包括写入区，具有一个晶体管，用于根据来自字线的控制信号，输入来自位线的数据输入信号；数据存储区，包括3个晶体管，用于通过所述写入区存储来自外部的数据输入信号；以及读取区，包括两个晶体管，用于根据来自公共线的控制信号，读取所述数据存储区中存储的数据输入信号。
2.根据权利要求1所述的双端口SRAM单元，其特征在于，第一晶体管的栅极和字线相耦接，第一晶体管的一个端口和一根位线相连，另一端口和一个与所述数据存储区耦接的晶体管相耦接。
3.根据权利要求2所述的双端口SRAM单元，其特征在于，所述数据存储区包括第二晶体管，其栅极与上述第一晶体管的另一端口上的第一节点相耦接，漏极和源极分别与第一供电电压以及第二节点相连；第三晶体管，其栅极和上述第二节点相连，漏极和源极分别与上述第一节点和第二供电电压相耦接；以及第四晶体管，其栅极和上述第一节点相连，漏极和源极分别与上述第一节点和第二供电电压相耦接。
4.根据权利要求3所述的双端口SRAM单元，其特征在于，所述读取区包括第五晶体管，其栅极与上述第二节点相耦接，漏极和源极分别与第三节点以及第二供电电压相连；以及第六晶体管，其栅极和公共线C相连，漏极和源极分别耦接到承载数据的数据线D以及第三节点。
5.根据权利要求4所述的双端口SRAM单元，其特征在于，第一、第三、第四、第五以及第六晶体管为NMOS晶体管，第二晶体管为PMOS晶体管。
6.根据权利要求4所述的双端口SRAM单元，其特征在于，在信号输出前，所述数据线被上拉到逻辑高电压电平。
7.一种双端口SRAM单元，包括写入区，具有一个晶体管，用于根据来自字线的控制信号，输入来自位线的数据输入信号；数据存储区，包括第二、第三和第四晶体管，其中第二晶体管和第一晶体管的输出端口相耦接，第三晶体管进行与第二晶体管相反的操作，第四晶体管进行与第三晶体管相反的操作，第一晶体管的输出端口、第二晶体管的输入端口、第三晶体管的栅极以及第四晶体管的栅极都和第一节点相耦接，第三晶体管的输入端口、第四晶体管的输出端口都和第二节点相耦接，所述第一节点的信号电平与第二节点的信号电平反相；以及读取区，包括第五晶体管和第六晶体管，其中其栅极和第二节点相耦接的第五晶体管进行下拉操作，其栅极受公共线操作的第六晶体管和第五晶体管相耦接形成第三节点，根据来自公共线的信号输出和第二节点反相的信号。
8.根据权利要求7所述的双端口SRAM单元，其特征在于，第一、第三、第四、第五以及第六晶体管为NMOS晶体管，第二晶体管为PMOS晶体管。
9.根据权利要求7所述的双端口SRAM单元，其特征在于，在信号输出之前，第六晶体管的输出端口被上拉晶体管上拉到逻辑高电压电平。
10.根据权利要求7所述的双端口SRAM单元，其特征在于，在信号输出之前，第六晶体管的输出端口被上拉晶体管上拉为高电平。
11.一种双端口SRAM单元，包括用于保存来自位线的数据的第一节点，其中数据根据来自字线的控制信号从位线输入，根据来自公共线的信号存储并输出到数据线；用于保存信号电平的第二节点，该信号电平和第一节点的输入数据反相；以及第三节点，根据来自公共线的信号输出和第一节点的信号电平相同的信号电平。
12.根据权利要求11所述的双端口SRAM单元，其特征在于，第一节点通常和第一晶体管的输出端口、第二晶体管的栅极、第三晶体管的栅极，以及第四晶体管的栅极相耦接，用于根据字线的输入信号输入来自位线的信号，且第二节点通常和第二晶体管的栅极、第三晶体管的一个端口、第四晶体管的输出端口，以及第五晶体管的栅极相连接。
13.根据权利要求12所述的双端口SRAM单元，其特征在于，第一、第三、第四以及第五晶体管为NMOS晶体管，第二晶体管为PMOS晶体管。
14.根据权利要求11所述的双端口SRAM单元，其特征在于，第三节点通常和第五晶体管以及第六晶体管相耦接，其中第六晶体管的栅极由公共线上的信号控制。
15.根据权利要求12所述的双端口SRAM单元，其特征在于，第三节点通常和第五晶体管以及第六晶体管相耦接，其中第六晶体管的栅极由公共线上的信号控制。
16.根据权利要求13所述的双端口SRAM单元，其特征在于，第三节点通常和第五晶体管以及第六晶体管相耦接，其中第六晶体管的栅极由公共线上的信号控制。
17.根据权利要求14所述的双端口SRAM单元，其特征在于，第六晶体管是NMOS晶体管，在信号输出之前，其输出端口被上拉晶体管上拉到逻辑高电压电平。
18.根据权利要求15所述的双端口SRAM单元，其特征在于，第六晶体管是NMOS晶体管，在信号输出之前，其输出端口被上拉晶体管上拉到逻辑高电压电平。
19.根据权利要求16所述的双端口SRAM单元，其特征在于，第六晶体管是NMOS晶体管，在信号输出之前，其输出端口被上拉晶体管上拉到逻辑高电压电平。
全文摘要
本发明公开了一种双端口SRAM(静态随机存取存储器)单元，它能够同时读写，互不冲突，并且缩减了器件尺寸。为此，双端口SRAM单元包括写入区，具有一个晶体管，用于根据来自字线的控制信号，输入来自位线的数据输入信号；数据存储区，包括3个晶体管，用于通过所述写入区存储来自外部的数据输入信号；以及读取区，包括两个晶体管，用于根据来自公共线的控制信号，读取所述数据存储区中存储的数据输入信号。
文档编号G11C11/41GK1677566SQ20041006262
公开日2005年10月5日 申请日期2004年6月30日 优先权日2004年3月31日
发明者洪炳日 申请人:海力士半导体有限公司