专利名称：积体电路装置与其制造及资料和程式储存方法
技术领域：
本发明涉及一种电性可程式化和可抹除非挥发性记忆体以及积体电路，特别是涉及一种可以同时提供码和资料的快闪记结构的积体电路装置与其制造及资料和程式储存方法。
背景技术：
例如快闪记忆体的电性可程式和可抹除非挥发性记忆体的技术，已经被应用在很多的领域。这些技术是依据像是标准电子可抹除可程式化唯读记忆体的浮动闸极技术，或像是氧化硅-氮化硅-氧化硅记忆胞(例如SONOS胞和NROM)的局部电荷陷捕结构，因而可以予以多次的程式化或抹除。快闪记忆体技术是依据其用来储存资料或是程式而有所不同。因此，业界有所谓资料快闪记忆体和程式快闪记忆体的技术已经被发展出来。
资料快闪记忆体有几点特色(1)高储存密度；(2)快速页程式化速度(例如每页16k位元)；(3)快速页读取速度。资料快闪记忆体通常被使用于大量资料储存的应用上，其中这些被储存的资料可以包括了数位相机所产生的影像档案、快闪卡中的档案和目录结构、例如MP3的音效档案以及从类比讯号进行数位取样的档案，而在其余的储存应用中，式化、抹除和读取的异动，所牵涉到资料用途的典样，大都具有相对大量的资料集。目前资料快闪记忆体市场中的主流，有三种代表性的记忆体架构，包括了及闸(NAND)(东芝/三星)、AG-AND(瑞萨科技)和PHINES(旺宏；参照叶致锴等人的专利；PHINES在小节距中每细胞2位元的新型低功率程式化/抹除快闪记忆体胞，2002 IEDM，p.931-934，以及美国专利第6690602号专利)。在上述所列的选择中，在反及闸结构中的浮动闸级也许需要考虑用于资料快闪的电流主要流向的结构。
程式快闪记忆体则有下列特征，包括(1)快速位元组(8位元)程式化速度；以及(2)快速对讯号位元感测的随机记忆体存取时间。程式化快闪记忆体常常用于例如电脑指令的资料，以及如个人电脑和行动电话等装置的参数的储存。其中程式化、抹除和读取的变动所牵涉到资料处理的模式(Pattern)，大都牵涉到相对较小的资料集。同样地，在程式快闪记忆体市场中，有三种代表性的记忆体架构，包括反或闸(NOR)(Intel，MD；见美国第6370062号专利)，DINOR，分离闸极与NROM(见美国第5768198号专利)。以NOR结构为基础的浮动闸极，是目前程式快闪记忆体所主要倾向的结构。虽然曾经尝试使用NROM记忆体来同时储存程式和资料，但是NROM的操作流程还是比较适合被用于程式快闪记忆体。
一般来说，资料快闪记忆体和程式快闪记忆体对于程式化、抹除和读取资料的操作流程是有差异的，并且依据记忆胞的结构也有个别适用的操作流程。因此，同时将程式和资料快闪记忆体整合在单一晶片的传统的整合技术还不具有实用的价值。相对地，现存的技术(就是其中一个晶片是程式快闪记忆体，另外一个晶片为资料快闪记忆体)，是依靠双晶片来提供主要的功能。但是，无论是主机板上的空间、晶片的各数或是设计上的困难度，都需要付出很大的代价。
由此可见，上述现有的资料快闪记忆体和程式快闪记忆体在使用上，然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决资料快闪记忆体和程式快闪记忆体存在的问题，相关厂商莫不费尽心思来谋求解决之道，长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的资料快闪记忆体和程式快闪记忆体存在的缺陷，发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，配合学理的运用，极加以研究创新，期创设一种新型结构的积体电路装置，够改进一般现有的资料快闪记忆体和程式快闪记忆体，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，服现有的资料快闪记忆体和程式快闪记忆体存在的缺陷，而提供一种新的积体电路装置，可以同时具有资料快闪记忆体，而更加适于实用，且具有产业上的利用价值。
本发明的再一目的在于提供一种积体电路装置的制造方法，能够将程式和资料快闪记忆体整合在单一的晶片上。
本发明的另一目的在于提供一种积体电路装置的资料和程式储存方法，可以在单一晶片上同时实现资料快闪技术和程式快闪技术。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种积体电路装置，包括一半导体基体；第一记忆体阵列，于该半导体基体上，是由非挥发性记忆胞的电荷储存装置所组成，用以在资料处理的一第一模式时储存资料，以响应一第一操作程序；一第二记忆体阵列，位于该半导体基体上，由非挥发性记忆胞的电荷储存装置所组成，以在资料处理的一第二模式时储存资料，以响应一第二操作程序；以及一控制器电路，耦接该第一和第二记忆体阵列，具有依据该第一和第二操作程序来读取、程式化和抹除在第一记忆体阵列和第二记忆体阵列内的资料的逻辑。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的积体电路装置，其中所述的第一记忆体阵列内的非挥发性记忆胞的电荷储存装置，是分别由在一基体内的一第一通道端、一通道、一第二通道端，以及设置在该通道上的一第一介电层、一电荷陷捕结构和一第二介电层，以及一闸极端所组成。
前述的积体电路装置，其中所述的第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，是分别由在一基体内的一第一通道端、一通道、一第二通道端，以及设置在该通道上的一第一介电层、一电荷陷捕结构和一第二介电层，以及一闸极端所组成。
前述的积体电路装置，其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，是分别由在一基体内的一第一通道端、一通道、一第二通道端，以及设置在该通道上的一第一介电层、一电荷陷捕结构和一第二介电层，以及一闸极端所组成，而其中该电荷陷捕结构包括氮化硅、Al2O3、HfOX、ZrOX或是其他的氧化金属至少其中一。
前述的积体电路装置，其中所述的第一记忆体阵列内的非挥发性记忆胞的电荷储存装置具有一第一记忆胞结构，而在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置则具有一第二记忆胞结构，其与该第一记忆胞结构相同。
前述的积体电路装置，其中所述的第一操作程序包括由电洞注入而进行程式化。
前述的积体电路装置，其中所述的第一操作程序包括由带对带穿透所引起的电洞注入而进行程式化。
前述的积体电路装置，其中所述的第一操作程序包括由E场协助电子注入而进行抹除。
前述的积体电路装置，其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除。
前述的积体电路装置，其中所述的第二操作程序包括由电子注入而进行程式化。
前述的积体电路装置，其中所述的第二操作程序包括由通道电子注入而进行程式化。
前述的积体电路装置，其中所述的第二操作程序包括由电洞注入而进行抹除。
前述的积体电路装置，其中所述的第二操作程序包括由带对带穿透所引起的电洞注入而进行抹除。
前述的积体电路装置，其中所述的第二操作程序包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置，其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有大体上相同的记忆胞结构，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，由电洞注入而进行抹除。
前述的积体电路装置，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有相同的记忆胞结构，具有氮化物电荷陷捕结构。
前述的积体电路装置，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有相同的记忆胞结构，具有氮化物电荷陷捕结构，且该第一操作程序包括由电洞注入而进行程式化，由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所具有的记忆胞，是适用于每个记忆胞储存2个位元。
前述的积体电路装置，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所具有的记忆胞，适用于每个记忆胞储存2个位元，且该第一操作程序包括由电洞注入而进行程式化，由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置，其中所述的控制电路是设置于该半导体基体上。
前述的积体电路装置，其中所述的半导体基体上更包括一SRAM阵列和一使用者程式化处理器，是与该第一和第二记忆体阵列彼此耦接。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种积体电路装置的制造方法，包括提供一半导体基体；成由非挥发性记忆胞的电荷储存装置所组成的一第一记忆体阵列在该半导体基体上，用以依据资料处理的一第一模式来储存资料，以响应一第一操作程序；形成由非挥发性记忆胞的电荷储存装置所组成的一第二记忆体阵列在该半导体基体上，用以依据资料处理的一第二模式来储存资料，以响应一第二操作程序；以及提供一控制电路来耦接该第一和第二记忆体阵列，以依据该第一和第二操作程序，来对在该第一记忆体阵列和在该第二记忆体阵列内的资料进行读取、程式化和抹除。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的积体电路装置的制造方法，其中所述的形成由非挥发性记忆胞的电荷储存装置所组成的一第一记忆体阵列的步骤，包括在一基体上制造一第一通道端、一通道和一第二通道端，并建立包括一第一介电层的电荷储存结构、一电荷陷捕结构和一第二介电层在该通道上，且在该第二介电层上设置一闸极端。
前述的积体电路装置的制造方法，其中所述的形成该第一记忆体阵列和该第二记忆体阵列的步骤，包括使用一制程步骤组，使得同时对该第一记忆体阵列和形成多数个第一位元线，并对该第二记忆体阵列形成多数个第二位元线，且同时对该第一记忆体阵列和形成多数个第一字元线，并对该第二记忆体阵列形成多数个第二字元线。
前述的积体电路装置的制造方法，其中所述的第一记忆体阵列和该第二记忆体阵列的步骤，包括使用一制程步骤组，使得同时对该第一记忆体阵列和形成多数个第一位元线，并对该第二记忆体阵列形成多数个第二位元线，然后同时对该第一记忆体阵列和该第二记忆体阵列形成电荷储存结构，再同时对该第一记忆体阵列和形成多数个第一字元线，并对该第二记忆体阵列形成多数个第二字元线。
前述的积体电路装置的制造方法，其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，是分别由在一基体内的一第一通道端、一通道、一第二通道端，以及设置在该通道上的一第一介电层、一电荷陷捕结构和一第二介电层，以及一闸极端所组成，而其中该电荷陷捕结构包括氮化硅、Al2O3、HfOX、ZrOX或是其他的氧化金属至少其中一。
前述的积体电路装置的制造方法，其中所述的第一记忆体阵列内的非挥发性记忆胞的电荷储存装置具有一第一记忆胞结构，而在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置则具有一第二记忆胞结构，其与该第一记忆胞结构相同。
前述的积体电路装置的制造方法，其中所述的第一操作程序包括由电洞注入而进行程式化。
前述的积体电路装置的制造方法，其中所述的第一操作程序包括由带对带穿透所引起的电洞注入而进行程式化。
前述的积体电路装置的制造方法，其中所述的第一操作程序包括由E场协助电子注入而进行抹除。
前述的积体电路装置的制造方法，其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除。
前述的积体电路装置的制造方法，其中所述的第二操作程序包括由电子注入而进行程式化。
前述的积体电路装置的制造方法，其中所述的第二操作程序包括由通道热电子注入而进行程式化。
前述的积体电路装置的制造方法，其中所述的第二操作程序包括由电洞注入而进行抹除。
前述的积体电路装置的制造方法，其中所述的第二操作程序包括由带对带穿透所引起的电洞注入而进行抹除。
前述的积体电路装置的制造方法，其中所述的第二操作程序包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置的制造方法，其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置的制造方法，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所包括的记忆胞结构，是具有氮化物电荷陷捕结构，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置的制造方法，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有相同的记忆胞结构，并具有氮化物电荷陷捕结构。
前述的积体电路装置的制造方法，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有相同的记忆胞结构，并具有氮化物电荷陷捕结构，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置的制造方法，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所具有的记忆胞，是适用于每个记忆胞储存2个位元。
前述的积体电路装置的制造方法，中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所具有的记忆胞，适用于每个记忆胞储存2个位元，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置的制造方法，其中所述的半导体基体上更包括一SRAM阵列和一使用者程式化处理器，是与该第一和第二记忆体阵列彼此耦接。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种积体电路装置的资料和程式储存方法，适用于单一积体积体电路装置，其包括下列步骤提供由非挥发性记忆胞所组成的一第一记忆体阵列在该积体电路上，用以读取、程式化和抹除资料；提供由非挥发性记忆胞所组成的一第二记忆体阵列在该积体电路上，用以读取、程式化和抹除资料；依据适用于资料处理的一第一模式的一第一操作程序，来对在该第一记忆体阵列内的资料进行读取、程式化和抹除；以及依据适用于资料处理的一第二模式的一第二操作程序，来对在该第二记忆体阵列内的资料进行读取、程式化和抹除，其中该第二操作程序与该第一操作程序不同。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的积体电路装置的资料和程式储存方法，其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞包括电荷储存记忆胞。
前述的积体电路装置的资料和程式储存方法，其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞包括电荷陷捕记忆胞，是具有电荷陷捕结构，且该电荷陷捕结构由氮化硅、Al2O3、HfOX、ZrOX或是其他的氧化金属至少其中一所组成。
前述的积体电路装置的资料和程式储存方法，其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞适于以电荷陷捕来进行资料储存，且该第二记忆体阵列内的非挥发性记忆胞适于以电荷陷捕来进行资料储存。
前述的积体电路装置的资料和程式储存方法，其中所述的第一记忆体阵列内的非挥发性记忆胞具有一第一记忆胞结构，而在该第二记忆体阵列内的非挥发性记忆胞则具有一第二记忆胞结构，其与该第一记忆胞结构相同。
前述的积体电路装置的资料和程式储存方法，其中所述的第一操作程序包括由电洞注入而进行程式化。
前述的积体电路装置的资料和程式储存方法，其中所述的第一操作程序包括由带对带穿透所引起的电洞注入而进行程式化。
前述的积体电路装置的资料和程式储存方法，其中所述的第一操作程序包括由E场协助电子注入而进行抹除。
前述的积体电路装置的资料和程式储存方法，其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除。
前述的积体电路装置的资料和程式储存方法，其中所述的第二操作程序包括由电子注入而进行程式化。
前述的积体电路装置的资料和程式储存方法，其中所述的第二操作程序包括由通道热电子注入而进行程式化。
前述的积体电路装置的资料和程式储存方法，其中所述的第二操作程序包括由电洞注入而进行抹除。
前述的积体电路装置的资料和程式储存方法，其中所述的第二操作程序包括由带对带穿透所引起的电洞注入而进行抹除。
前述的积体电路装置的资料和程式储存方法，其中所述的第二操作程序包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置的资料和程式储存方法，其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置的资料和程式储存方法，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的记忆胞结构，包括具有氮化物电荷陷捕结构的快闪记忆胞，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置的资料和程式储存方法，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的记忆胞结构，包括具有大致相同的氮化物电荷陷捕结构的快闪记忆胞。
前述的积体电路装置的资料和程式储存方法，其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的记忆胞结构，包括具有大致相同的氮化物电荷陷捕结构的快闪记忆胞，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
前述的积体电路装置的资料和程式储存方法，其中所述的每个记忆胞是储存两个位元在该第一和第二记忆体阵列二者至少其中之一。
前述的积体电路装置的资料和程式储存方法，其中所述的每个记忆胞是储存两个位元在该第一和第二记忆体阵列二者至少其中之一，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下本发明提供一种用于一积体电路装置，并且提供一种积体电路装置的制造方法及资料和程式储存方法。此积体电路包括一第一记忆体阵列和一第二记忆体阵列，其中第一记忆体阵列是用来在资料处理(Data Usage)的其中一种模式(Pattern)时储存资料，而第二记忆体阵列则是在资料处理的另一种模式时储存资料。其中第一和第二记忆体阵列是由非挥发性记忆胞所组成，在较佳的实施例中，是由依据非挥发性记忆胞(Nonvolatile MemoryCells)的电荷储存装置(Charge Storage)所组成。在较佳的实施例中，资料快闪记忆体应用的第一操作程序，是用来对第一记忆体阵列内的资料进行程式化、抹除和读取。而在较佳的实施例中，第二操作程序是适用于程式快闪记忆体的应用，其用来对在第二记忆体阵列内的资料进行程式化、抹除和读取，其中第二操作程序相异于第一操作程序。在本发明的一些实施例中，在第一和第二记忆体阵列内的记忆胞大体上具有相同的结构，此只用利用简单的制程和较低的成本，就可以使单一晶片同时具有程式快闪记忆体和资料快闪记忆体，而获得较高的利润。
依照本发明的实施例，在第一和第二记忆体阵列至少其中之一内的非挥发性记忆胞(较佳的是同时在第一和第二记忆体阵列内的非挥发性记忆胞)，包括了在半导体基体(Semiconductor Substrate)中做为源极或汲极的第一通道端、一通道、做为汲极或源极的第二通道端。一电荷储存结构是设置于通道上，并且一般来说，会设置在部分第一和第二通道端上。在一些实施例中，电荷储存结构是由第一介电层、例如氮化硅的局部电荷陷捕层(Localized Charge Trapping Structure)和第二介电层所组成。在特别的实施例中，第一介电层是做为隧道介电层，并且可以同时适用于第一和第二操作程序。在另一实施例中，第一和第二介电层是被设置为隧道介电层。例如，在一个实施例中的隧道介电层包括了二氧化硅或是氮氧化硅，其厚度是可以提供由带对带穿透(Band-to-Band Tunneling)所引起的电洞注入(Hole Injection)和通道热电子(Channel Hot Electron)注入。而第二介电层所设置的厚度，则是提供E场所协助从闸极端到电荷陷捕结构的穿透。在其他的实施例中，第一和第二介电层二者其中之一，或者同时被设置为电荷阻挡介电层。在其中一个实施例中，阻挡介电层例如包括了二氧化硅或是氮氧化硅，其厚度是防止在电荷陷捕层中的储存电荷，在储存周期期间内逃脱。而非挥发性记忆体的其他型态，包括了例如浮动闸极(Floating Gate)型记忆胞，以及局部电荷陷捕型记忆胞是可以用在本发明其他的实施例中。
而在本发明其他的实施例中，在第一和第二记忆体至少其中之一，个记忆胞适于储存两个或两个以上的位元。
本发明也可以利用积体电路来实现，其在晶片上所配置的系统，如一积体电路上做为程式快闪记忆体和资料快闪记忆体的应用的第一和第二记忆体阵列，可以是使用者可程式处理器(User Programmable Processor)和SRAM记忆体。
从另一观点来看，本发明是提供一种积体电路的制造方法。本发明的制造方法包括了提供一半导体基体，并且在此基体上形成一第一记忆体阵列和第二记忆体阵列。其中，第一记忆体阵列是用来做为资料处理的一种模式，例如资料快闪记忆体的应用，而第二记忆体阵列则做为资料处理的另一种模式，例如程式快闪记忆体的应用。而在半导体基体上也提供了控制电路，是依据不相同的第一和第二操作程序，来对在第一和第二记忆体阵列中的资料进行读取、程式化和抹除。在本发明的实施例中，形成第一记忆体阵列和第二记忆体阵列的步骤，包括了使用一制程步骤组。此制程步骤组是同时对第一记忆体阵列形成数条第一位元线，并且对第二记忆体阵列形成数条第二位元线，以及利用此制程步骤组来同时对第一记忆体阵列形成数条第一字元线，并且对第二记忆体阵列形成数条第二字元线。而在本发明的实施例中，也包括使用上述的制程步骤组同时在两个记忆体阵列中提供第一介电层、电荷储存结构和第二介电层，而在第一和第二记忆体阵列中形成电荷储存结构。如上所述，依据本发明的制造方法不同的实施例，就可以提供许多积体电路的变化。
从另一观点来看，本发明提供一种积体电路装置的资料和程式储存方法。而依照本发明的实施例，本发明的步骤包括了提供由非挥发性记忆胞所组成的第一记忆体阵列在积体电路上，以依据第一操作程序来读取、程式化和抹除资料，并且提供由非挥发性记忆胞所组成的第二记忆体阵列在积体电路上，以依据第二操作程序来读取、程式化和抹除资料。在本发明的实施例中，第一记忆体阵列和第二记忆体阵列内的非挥发性记忆胞，体上是具有相同的结构。另外，第一操作程序和第二操作程序是彼此不相同，致于可以对不同的资料处理的模式，而更有效率的使用第一和第二记忆体阵列。如上所述，在本发明较佳的实施例中，第一和第二操作程序是分别适用于资料快闪记忆体的应用和程式快闪记忆体的应用。
在本发明的实施例中，一操作程序是适用于资料快闪记忆体的应用，且以PHINES型记忆体的特有的带对带穿透所引起的电洞注入而进行程式化，由E场协助电子注入进行而进行抹除。而在本发明的一些实施例中，二操作程序是适用于程式快闪记忆体的应用，并且以NROM型记忆体的特有的热电子注入而进行程式化，并由带对带穿透所引起的电洞注入而进行抹除。
本发明是利用了例如可以同时适用于PHINES和NROM型态操作的局部电荷陷捕结构的记忆胞，而提供具有高密度的积体电路储存装置，并配置了第一和第二记忆体阵列，是适用于包括了程式快闪记忆体和资料快闪记忆体的不同记忆体处理的模式。在本发明的实施例中，也包括了同时在第一和第二记忆体阵列或是在其中一个内，每个记忆胞结构都可以利用2位元的资料。
借由上述技术方案，本发明所提出的积体电路装置与其制造及资料和程式储存方法至少具有下列优点1.由于在本发明中，配置有两个不同的记忆体阵列，并且可以进行相异的资料处理程序，因此本发明所提供的积体电路装置可以同时具有资料快闪记忆体和程式快闪记忆体的架构。
2.本发明所提供的积体电路装置的制造方法，在单一晶片上同时形成两个记忆体阵列来进行相异的资料处理程序，因此本发明能够同时将资料快闪记忆体和程式快闪记忆体整合在单一片上。
3.由于本发明的记忆体装置内同时具有两个记忆体阵列，并且每个记忆体阵列都有对应且相异的操作程序，以对资料进行读取、程式化和抹除的动作。因此，本发明能够在单一晶片上同时实现资料快闪技术和程式快闪技术。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举出多个较佳实施例，并配合附图，详细说明如下。
图1是依照本发明的一较佳实施例的基本概念图。
图2是一种系统整合晶片(SOC)的积体电路图。
图3是依照本发明的一较佳实施例的一种同时适用于第一和第二记忆体阵列的记忆胞的结构图。
图4是如图3的记忆胞的布线图。
图5A-5C和图6A-6D是依照本发明的一较佳实施例的第一和第二操作程序的示意图。
图7是依照本发明的一较佳实施例的一种提供程式和资料快闪记忆体的积体电路的方块图。
100积体电路 101、201第一记忆体阵列102、202第二记忆体阵列103、203周边电路204SRAM记忆体 205使用者可程式处理器301第一通道端 302第二通道端305、315区域 310第一介电层311局部电荷陷捕结构 312第二介电层700、720记忆体阵列701列解码器702、732字元线703、713行解码器
704、714位元线 705、715汇流排706、716感测放大器和资料输入结构707、717资料汇流排708读取/抹除/程式化供应电压 09NROM型状态机711、721资料输入线 12、722资料输出线731页/列解码器CELLA，CELLB，CELLC、CELLD记忆胞VB、VD、VG、VS电压具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的积体电路装置与其制造及资料和程式储存方法其具体实施方式
、结构、制造方法、步骤、特征及其功效，详细说明如后。
请参阅图1所示，是绘示依照本发明的一较佳实施例的基本概念图。积体电路100包括了第一记忆体阵列101和第二记忆体阵列102。其中第一记忆体阵列101是适用于程式快闪记忆体的应用，而第二记忆体阵列102则适用于资料快闪记忆体的应用。在积体电路中的周边电路103，包括了程式和资料快闪记忆体的控制器，是用于执行第一和第二操作程序。而此第一和第二操作程序则适用于对应程式快闪记忆体和资料快闪记忆体的应用的资料处理的模式。再较佳的实施例中，尽管第一和第二操作程序在单一的积体电路装置中，分别有效地提供相异的资料处理流程，不过在第一记忆体阵列101和第二记忆体阵列102中的记忆胞，大体上都具有相同的结构。
图1所绘示的积体电路，还可以包括许多没有显示在图中的其他元件。例如图2是绘示一种系统整合晶片(SOC)的积体电路200，其具有第一记忆体阵列201、第二记忆体阵列202和周边电路203。其中，第一记忆体阵列201是适用于程式快闪记忆体，第二记忆体阵列202是适用于资料快闪记忆体，而周边电路203则包括了程式和资料快闪记忆体控制器，就如图1中所叙述一般。另外，再积体电路200中还包括了SRAM记忆体204和使用者可程式处理器205，其中使用者可程式处理器205可以是通用目的处理器(General-Purpose Processor)，或者是数位讯号处理器。其他附加的元件(未绘示)还可以例如资料和指令汇流排、输入输出传输电路和场可程式逻辑阵列等，都可以建构在同一晶片上。在另一选择实施例中，用来控制第一和第二记忆体阵列的控制器，可以由处理器205、特殊目的逻辑或是将以上二者整合在一起来实现。
请参阅图3所示，是绘示依照本发明的一较佳实施例的一种同时适用于第一和第二记忆体阵列的记忆胞的结构图。请参照图3，记忆胞的结构是由半导体基体300所组成，其包括了第一通道端301、第二通道端302以及在第一通道端301和第二通道端302之间的通道区域。其中，第一通道端301可以例如为源极或是汲极，而第二通道端302则可以例如为汲极或是源极。第一介电层310、局部电荷陷捕(Localized Charge Trapping)结构311和第二介电层312是构成了电荷储存结构。其中，第二介电层312是形成在通道区域之上，并且覆盖住部分的第一通道端301和第二通道端302。闸极结构303是配置于电荷储存结构之上。在有些实施例中，第一介电层310的厚度是远大于1nm而大约小于20nm，而较佳的情况是大约为6或7nm。而在某些实施例中，第二介电曾有具有同样的厚度。
在典型的实施例中，第一通道端301是透过位元线耦接至电压VS第二通道端302是透过另一条位元线来耦接至电压VD，而闸极结构303则透过字元线耦接至电压VG。在基体中所形成的通道区域则耦接至电压VB。而对记忆体阵列之程式化、抹除和读取等操作的程序，是经由施加上述的电压或其他偏压到这些端点上。
在本实施例中，电荷储存结构包括了一氮化硅层，用来延伸通道的宽度以经由局部电荷陷捕来储存资料。电荷陷捕材料除了可以使用氮化硅来组成之外，在其他的实施例中，还可以使用例如Al2O3、HfOX、ZrOX或是其他的氧化金属。而在一些实施例中，也可以不配置电荷陷捕材料，而会导致整个通道的宽度不会被延伸，包括了例如邻近第一通道端301之电荷陷捕材料的区域，以及邻近第二通道端302之电荷陷捕材料的区域。
如图3所绘示的，局部电荷陷捕会导致在区域305和区域315其中一个发生电荷储存，以用来储存单一位元，并且每个记忆胞会有两个位元的储存同时在区域305和315中。如以下所解释的，依据适用于相异资料处理模式的第一和第二操作流程，电荷会在第一和第二记忆体阵列中，移进并且脱离局部电荷陷捕区域。而在其余的实施例中，电荷储存结构可以包括浮动闸极。
在本发明较佳的实施例中，图3所绘示的记忆胞结构，可以在单一积体电路上被同时使用于第一和第二记忆体阵列中。而在其他的实施例中，第一记忆体阵列中的记忆胞结构，可以与第二记忆体阵列中的不同。例如，稍微的相异，并不会使单一积体电路上的记忆体阵列的制程过分地复杂化。如第一和第二介电层的厚度或型式的变动、用于记忆胞的通道长度或宽度的变动、位元线的宽度的变动或者是记忆胞其他部分的变动，都可以被利用于第一和第二记忆体阵列中。
请参阅图4所示，是绘示如图3的记忆胞的布线(Layout)图。请参照图4，在这个布线图中，图4所绘示的记忆体阵列，是具有位元线BL1-BL3，其包括了埋藏的扩散线401、402和403。这些扩散线大体上是彼此互相平行排列在第一介电层中。在基体上的埋藏的扩散位元线之间，是形成一电荷储存结构(未绘示)。字元线WL1-WL3包括了导体带404、405和406，是配置在电荷储存结构上，并且大体上，是彼此互相平行排列在第二介电层中，而正交(Orthogonal)于第一介电层。在一些实施例中，记忆体阵列中所形成的记忆胞，使用三重井(Triple Well)技术或是其他的技术所形成。以允许在基体中通道区的偏压，可以符合操作程序所要求的。因此，例如第一和第二记忆体阵列会被分割成多个记忆胞组(Sets of Cells)，(字元线、区段、阵列等)的数目和排列，会适于操作程序来选择。每一个记忆胞组是由分离的p型井所形成。而分离的p型井是被形成于p型基体中的深n型井内。在这种三重井的架构中，分离的p型井可以被施加偏压如记忆体阵列的操作所需要的。在一些实施例中，记忆体阵列的布线包括了隔离结构，例如浅沟渠(Shallow Trench Isolation，简称STI)隔离结构。而在一些的实施例中，记忆体阵列布线还包括了用来连接的接合线和金属线。
图4中的记忆胞，如CELL A，CELL B，CELL C和CELL D是经由位元线、电荷储存结构以及字元线的制程组所形成。这些记忆胞是如所绘示般，以垂直线分割成两个储存区域以储存两个位元。在其他的实施例中，每个记忆胞也可以用来储存一个位元。然而依据本发明，在其他的实施例中，非挥发性记忆体的每个记忆胞，也许可以储存超过两个位元。
如以上所述，依据本发明的积体电路包含了第一记忆体阵列和第二记忆体阵列。在本发明的实施例中，一制程步骤组是用来形成第一记忆体阵列和第二记忆体阵列，因而导致了用于第一记忆体阵列的数条位元线和用于第二记忆体阵列的数条位元线的形成几乎是同时的，并且也导致了用于第一记忆体阵列的数条字元线和用于第二记忆体阵列的数条字元线的形成也几乎是同时的。当位元线和字元线依照上述的制程步骤组形成时，如果需要位元线和字元线的大小在第一记忆体阵列和第二记忆体阵列间改变，则只需要简单的在遮罩的布线尺寸中改变即可，并不需要在形成第一和第二记忆体阵列的制程步骤组中进行改变。依照本发明的实施例，阵列隔离结构和阵列分隔结构也于第一和第二记忆体阵列的制程步骤中同时形成。同样地，阵列隔离结构和分隔结构在第一和第二阵列间的改变，不需要在形成第一和第二记忆体阵列的制程步骤组中进行改变。
在本发明的实施例中，上述的制程步骤组可以同时形成电荷储存结构在第一和第二记忆体阵列内，导致在第一和第二记忆体阵列内的记忆胞也可以同时形成。在其他的实施例中，电荷储存结构在制程步骤中可以稍微地进行改变，以允许记忆胞在例如不同介电层的厚度或成分中被形成。
用于积体电路的控制器是具有第一记忆体阵列和第二记忆体阵列执行操作程序，以适用于如上述所讨论的资料处理的第一和第二模式。在本发明的一实施例中，资烙处理的第一和第二模式，是分别对应于资料快闪记忆体的应用与程式快闪记忆体的应用。
请参阅图5A-5C和图6A-6D所示，是绘示依照本发明的一较佳实施例的第一和第二操作程序的示意图。在本实施例中，在第一和第二记忆体阵列中的记忆胞结构，大体上都如同图3所绘示的。一种适用于资料处理模式的代表的第一操作程序是绘示于表1，此操作程序是常见于资料快闪记忆体的应用，并且典型地被应用于PHINES架构。
表1
依照此地一操作程序，程式化的完成，是利用带对带穿透(Band-to-Band Tunneling，简称BTBT)所引起的热电洞注入(Hot HoleInjection)，并且抹除的完成是利用负闸极电压的E场所引起的电子穿透(也就是著名的Fowler-Nordheim穿透)，使得穿透电流从闸极流向电荷陷捕结构。因此，依据图5A所绘示的，一个左位元被程式化，是在基体接地时，经由施加5伏特的电压到源极，0伏特的电压到汲极，并且小于6伏特的电压到闸极而完成。这会在记忆胞的左侧感应出热电洞，并且具有足够的能量而跃迁过隧道介电层至电荷陷捕结构内。一个右位元被程式化，是在基体接地时经由施加5伏特的电压到汲极，0伏特的电压到源极，并且小于6伏特的电压到闸极而完成。这会在记忆胞的右侧感应出热电洞，并且具有足够的能量而跃迁过隧道介电层至电荷陷捕结构内。图5C则绘示，经由相对高的负偏压在闸极，并且相对高的正偏压在基体所感应的E场，会协助电子穿透而完成抹除动作。在本实施例中，两个在记忆胞内的位元在源极和汲极同时浮接(Floating)时，经由施加10伏特的电压到基体，并且施加小于7伏特的电压到闸极而同时被抹除。两个位元被读取是依据操作程序所利用的返回操作，在此操作中记忆胞是如表1所述般进行偏压。其余程式化和抹除技巧可以被使用于PHINES型记忆胞所应用的操作程序中，如美国第6690601号专利所述。其余的记忆胞和其他的操作程序也可以被使用。
一种适用于资料处理模式的代表的第二操作程序是绘示于表2，此操作程序是常见于程式快闪记忆体的应用，并且典型地被应用于NROM架构。
表2
依照此第二操作程序，程式化是利用通道热电子注入(Channel HotElectron Injection)来完成，并且抹除是利用带对带穿透所感应的热电洞注入所完成。因此，如图6A所绘示，左位元的程式化是经由施加5伏特电压到源极，0伏特电压到汲极，而11伏特电压到闸极。这会在记忆胞的左侧的通道内感应出热电子，并且具有足够的能量而跃迁过通道介电层至电荷陷捕结构。如图6B所绘示，右位元的程式化是经由施加5伏特电压到汲极，0伏特电压到源极，11伏特电压到闸极。这会在记忆胞的右侧的通道内感应出热电子，并且具有足够的能量而跃迁过通道介电层至电荷陷捕结构。如图6C所示，左位元的抹除是经由施加8伏特电压到源极，0伏特电压到汲极，小于3伏特的电压到闸极。这会在记忆胞的左侧引起带对带穿透而感应出热电洞，并且具有足够的能量而跃迁过通道介电层和中性电子。最后，请参照图6D，右位元的抹除是经由施加8伏特电压到汲极，0伏特电压到源极，小于3伏特的电压到闸极。这会在记忆胞的右侧引起带对带穿透而感应出热电洞，并且具有足够的能量而跃迁过通道介电层和中性电子。在记忆胞的两个位元的读取，是使用反向读取操作。在此操作中，记忆胞是被偏压在依据表2所绘示的第二操作程序。而其他记忆胞的型态和操作程序也可以被应用。
请参阅图7所示，是绘示依照本发明的一较佳实施例的一种提供程式和资料快闪记忆体的积体电路的方块图。在本实施例中的积体电路是包括了记忆体阵列700是被配置来当作程式储存装置，是应用如表2所绘示的NROM型态操作程序来执行局部电荷陷捕。列(Row)解码器701是耦接数条字元线702，并沿着记忆体阵列700中的列排列。行(Column)解码器703耦接数个位元线704，并沿着记忆体阵列700内的行排列。汇流排705上的位址是提供给行解码器703和列解码器701。功能方块706内的感测放大器和资料输入结构，是透过资料汇流排707耦接至行解码器703。资料输入线711上的资料，是从积体电路上的输入/输出端，或是其他从积体电路内部或外部的资料源，提供至功能方块706内的资料输入结构。而从功能方块706中的感测放大器所提供的资料，则透过资料输出线712送至积体电路的输入/输出端，或者送至其他在积体电路内部或外部的资料终端。
积体电路也包括了记忆体阵列720是被配置来当作资料储存装置，是应用如表1所绘示的PHINES型态操作程序来执行局部电荷陷捕记忆体阵列。页/列解码器731是耦接数条字元线732，并沿着记忆体阵列720内的列来排列。行解码器713则耦接数条位元线714，并沿着记忆体阵列720内的行来排列。汇流排715上的位址，是提供给行解码器713和页/列解码器731。功能方块716内的感测放大器和资料输入结构是透过资料汇流排717耦接至行解码器713。资料输入线721上的资料是从积体电路上的输入/输出端，或是其他从积体电路内部或外部的资料源，提供至功能方块716内的资料输入结构。而从功能方块716中的感测放大器所提供的资料，则透过资料输出线722送至积体电路的输入/输出端，或者送至其他在积体电路内部或外部的资料终端。
用来控制程式阵列700资料阵列720内的记忆包的读取、程式化和抹除资源，是被包含在晶片上。这些资源包括读取/抹除/程式化供应电压源(例如包括电荷泵(Charge Pump)电路、整压器(Voltage Regulator)、分压器(Voltage Deviders)以及类似的电路)，是以功能方块708来表示；NROM型状态机709是被配置来做为资料快闪记忆体型态的应用；以及PHINES型态的状态机719是被配置用来做为做为资料快闪型态的应用，是耦接其他在积体电路上的电路，以参与装置的操作。
供应电压源708是利用电荷泵电路、整压器、分压器或其他不同熟习的技艺来实现，以提供包括了负电压的不同的电压位准，来对NROM型和PHINES型操作进行读取、抹除和程式化操作。
NROM型状态机709所提供的读取、抹除和程式化操作，是依照本发明的实施例，其包括了用来程式化的通道电子注入，以及用来抹除的带对带穿透所感应的热电洞注入。而PHINES型状态机719所提供的读取、抹除和程式化操作，则是依照本发明的实施例，包括了用来程式化的带对带穿透所感应的热电洞注入，以及用来抹除的E场协助(Fowler-Nordheim)电子穿透。状态机709和719可以使用众所皆知的特殊目的逻辑电路来实现。在另一选择实施例中，处理器包括了通用目的处理器，其可以在同一积体电路上实现，以执行一电脑程式用来控制装置的操作。而在其他的实施例中，特殊目的逻辑电路和通用目的处理器的整合，可以被用来做为状态机的实现。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种积体电路装置，其特征在于其包括一半导体基体；一第一记忆体阵列，位于该半导体基体上，是由非挥发性记忆胞的电荷储存装置所组成，用以在资料处理的一第一模式时储存资料，以响应一第一操作程序；一第二记忆体阵列，位于该半导体基体上，是由非挥发性记忆胞的电荷储存装置所组成，用以在资料处理的一第二模式时储存资料，以响应一第二操作程序；以及一控制器电路，耦接该第一和第二记忆体阵列，具有依据该第一和第二操作程序来读取、程式化和抹除在第一记忆体阵列和第二记忆体阵列内的资料的逻辑。
2.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一记忆体阵列内的非挥发性记忆胞的电荷储存装置，是分别由在一基体内的一第一通道端、一通道、一第二通道端，以及设置在该通道上的一第一介电层、一电荷陷捕结构和一第二介电层，以及一闸极端所组成。
3.根据权利要求1所述的积体电路装置，其特征在于其中所述的第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，是分别由在一基体内的一第一通道端、一通道、一第二通道端，以及设置在该通道上的一第一介电层、一电荷陷捕结构和一第二介电层，以及一闸极端所组成。
4.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，分别由在一基体内的一第一通道端、一通道、一第二通道端，以及设置在该通道上的一第一介电层、一电荷陷捕结构和一第二介电层，以及一闸极端所组成，而其中该电荷陷捕结构包括氮化硅、Al2O3、HfOX、ZrOX或是其他的氧化金属至少其中一。
5.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一记忆体阵列内的非挥发性记忆胞的电荷储存装置具有一第一记忆胞结构，在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置则具有一第二记忆胞结构，其与该第一记忆胞结构相同。
6.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一操作程序包括由电洞注入而进行程式化。
7.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一操作程序包括由带对带穿透所引起的电洞注入而进行程式化。
8.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一操作程序包括由E场协助电子注入而进行抹除。
9.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除。
10.根据权利要求1所述的积体电路装置，其特征在于其中所述的第二操作程序包括由电子注入而进行程式化。
11.根据权利要求1所述的积体电路装置，其特征在于其中所述的第二操作程序包括由通道电子注入而进行程式化。
12.根据权利要求1所述的积体电路装置，其特征在于其中所述的第二操作程序包括由电洞注入而进行抹除。
13.根据权利要求1所述的积体电路装置，其特征在于其中所述的第二操作程序包括由带对带穿透所引起的电洞注入而进行抹除。
14.根据权利要求1所述的积体电路装置，其特征在于其中所述的第二操作程序包括由电子注入而进行程式化，并由电洞注入而进行抹除。
15.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
16.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有大体上相同的记忆胞结构，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
17.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有相同的记忆胞结构，并具有氮化物电荷陷捕结构。
18.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有相同的记忆胞结构，并具有氮化物电荷陷捕结构，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
19.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所具有的记忆胞，是适用于每个记忆胞储存2个位元。
20.根据权利要求1所述的积体电路装置，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所具有的记忆胞，是适用于每个记忆胞储存2个位元，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
21.根据权利要求1所述的积体电路装置，其特征在于其中所述的控制电路是设置于该半导体基体上。
22.根据权利要求1所述的积体电路装置，其特征在于其中所述的半导体基体上更包括一SRAM阵列和一使用者程式化处理器，是与该第一和第二记忆体阵列彼此耦接。
23.一种积体电路装置的制造方法，其特征在于其包括提供一半导体基体；形成由非挥发性记忆胞的电荷储存装置所组成的一第一记忆体阵列在该半导体基体上，用以依据资料处理的一第一模式来储存资料，以响应一第一操作程序；形成由非挥发性记忆胞的电荷储存装置所组成的一第二记忆体阵列在该半导体基体上，用以依据资料处理的一第二模式来储存资料，以响应一第二操作程序；以及提供一控制电路来耦接该第一和第二记忆体阵列，以以依据该第一和第二操作程序，来对在该第一记忆体阵列和在该第二记忆体阵列内的资料进行读取、程式化和抹除。
24.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的形成由非挥发性记忆胞的电荷储存装置所组成的一第一记忆体阵列的步骤，包括在一基体上制造一第一通道端、一通道和一第二通道端，并建立包括一第一介电层的电荷储存结构、一电荷陷捕结构和一第二介电层在该通道上，且在该第二介电层上设置一闸极端。
25.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的形成该第一记忆体阵列和该第二记忆体阵列的步骤，包括使用一制程步骤组，使得同时对该第一记忆体阵列和形成多数个第一位元线，并对该第二记忆体阵列形成多数个第二位元线，且同时对该第一记忆体阵列和形成多数个第一字元线，并对该第二记忆体阵列形成多数个第二字元线。
26.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一记忆体阵列和该第二记忆体阵列的步骤，包括使用一制程步骤组，使得同时对该第一记忆体阵列和形成多数个第一位元线，并对该第二记忆体阵列形成多数个第二位元线，然后同时对该第一记忆体阵列和该第二记忆体阵列形成电荷储存结构，再同时对该第一记忆体阵列和形成多数个第一字元线，并对该第二记忆体阵列形成多数个第二字元线。
27.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，分别由在一基体内的一第一通道端、一通道、一第二通道端，以及设置在该通道上的一第一介电层、一电荷陷捕结构和一第二介电层，及一闸极端所组成，而其中该电荷陷捕结构包括氮化硅、Al2O3、HfOX、ZrOX或是其他的氧化金属至少其中一。
28.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一记忆体阵列内的非挥发性记忆胞的电荷储存装置具有一第一记忆胞结构，而在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置则具有一第二记忆胞结构，其与该第一记忆胞结构相同。
29.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一操作程序包括由电洞注入而进行程式化。
30.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一操作程序包括由带对带穿透所引起的电洞注入而进行程式化。
31.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一操作程序包括由E场协助电子注入而进行抹除。
32.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除。
33.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第二操作程序包括由电子注入而进行程式化。
34.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第二操作程序包括由通道热电子注入而进行程式化。
35.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第二操作程序包括由电洞注入而进行抹除。
36.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第二操作程序包括由带对带穿透所引起的电洞注入而进行抹除。
37.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第二操作程序包括由电子注入而进行程式化，并由电洞注入而进行抹除。
38.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
39.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所包括的记忆胞结构，是具有氮化物电荷陷捕结构，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
40.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有相同的记忆胞结构，并具有氮化物电荷陷捕结构。
41.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置，具有相同的记忆胞结构，并具有氮化物电荷陷捕结构，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
42.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所具有的记忆胞，是适用于每个记忆胞储存2个位元。
43.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的电荷储存装置所具有的记忆胞，是适用于每个记忆胞储存2个位元，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
44.根据权利要求23所述的积体电路装置的制造方法，其特征在于其中所述的半导体基体上更包括一SRAM阵列和一使用者程式化处理器，是与该第一和第二记忆体阵列彼此耦接。
45.一种积体电路装置的资料和程式储存方法，适用于单一积体积体电路装置，其特征在于其包括下列步骤提供由非挥发性记忆胞所组成的一第一记忆体阵列在该积体电路上，以读取、程式化和抹除资料；提供由非挥发性记忆胞所组成的一第二记忆体阵列在该积体电路上，用以读取、程式化和抹除资料；依据适用于资料处理的一第一模式的一第一操作程序，来对在该第一记忆体阵列内的资料进行读取、程式化和抹除；以及依据适用于资料处理的一第二模式的一第二操作程序，来对在该第二记忆体阵列内的资料进行读取、程式化和抹除，其中该第二操作程序与该第一操作程序不同。
46.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞包括电荷储存记忆胞。
47.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞包括电荷陷捕记忆胞，是具有电荷陷捕结构，且该电荷陷捕结构由氮化硅、Al2O3、HfOX、ZrOX或是其他的氧化金属至少其中一所组成。
48.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一记忆体阵列和该第二记忆体阵列内的非挥发性记忆胞适于以电荷陷捕来进行资料储存，且该第二记忆体阵列内的非挥发性记忆胞适于以电荷陷捕来进行资料储存。
49.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一记忆体阵列内的非挥发性记忆胞具有一第一记忆胞结构，而在该第二记忆体阵列内的非挥发性记忆胞则具有一第二记忆胞结构，其与该第一记忆胞结构相同。
50.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一操作程序包括由电洞注入而进行程式化。
51.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一操作程序包括由带对带穿透所引起的电洞注入而进行程式化。
52.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一操作程序包括由E场协助电子注入而进行抹除。
53.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除。
54.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第二操作程序包括由电子注入而进行程式化。
55.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第二操作程序包括由通道热电子注入而进行程式化。
56.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第二操作程序包括由电洞注入而进行抹除。
57.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第二操作程序包括由带对带穿透所引起的电洞注入而进行抹除。
58.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第二操作程序包括由电子注入而进行程式化，并由电洞注入而进行抹除。
59.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
60.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的记忆胞结构，包括具有氮化物电荷陷捕结构的快闪记忆胞，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
61.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的记忆胞结构，包括具有大致相同的氮化物电荷陷捕结构的快闪记忆胞。
62.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的第一记忆体阵列内与在该第二记忆体阵列内的非挥发性记忆胞的记忆胞结构，包括具有大致相同的氮化物电荷陷捕结构的快闪记忆胞，且该第一操作程序包括由电洞注入而进行程式化，并由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，由电洞注入而进行抹除。
63.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的每个记忆胞是储存两个位元在该第一和第二记忆体阵列二者至少其中之一。
64.根据权利要求45所述的积体电路装置的资料和程式储存方法，特征在于其中所述的每个记忆胞是储存两个位元在该第一和第二记忆体阵列二者至少其中之一，且该第一操作程序包括由电洞注入而进行程式化，由E场协助电子注入而进行抹除，而该第二操作程序则包括由电子注入而进行程式化，并由电洞注入而进行抹除。
全文摘要
是关于一种积体电路装置与其制造及资料和程式储存方法，包括了用来在资料处理的其中一种模式时储存资料的第一记忆体阵列，以及在资料处理的另一种模式时储存资料的第二记忆体阵列。第一和第二记忆体阵列是由非挥发性记忆胞的电荷储存装置所组成，并且大体上具有相同的结构。而一第一操作程序资料是适用快闪记忆体的应用，以对第一记忆体阵列内的资料进行程式化、抹除和读取。而不同于第一操作程序的一第二操作程序是适用于程式快闪记忆体的应用，以来对在第二记忆体阵列内的资料进行程式化、抹除和读取。
文档编号G11C16/04GK1677669SQ20041008855
公开日2005年10月5日 申请日期2004年11月5日 优先权日2004年4月1日
发明者叶致锴, 蔡文哲, 卢道政, 卢志远 申请人:旺宏电子股份有限公司