集成存储模块制造方法

专利名称：：集成存储模块制造方法
技术领域：
：本发明是关于制造依据权利要求1前言之具有指令译码装置之集成存储模块之方法。本发明之较佳，但非限定，之应用领域是DRAM(dynamicread-writememorieswithrandomdirectaccess，动态直接存取之读写存储器)模块之制造。
背景技术：
：如已知，半导体芯片(chip)上之存储电路的制造需要多重步骤以便将电路组件以及其间的连接集成于基板上。此种集成通常在复数层或平面的光学微影(lithographically)方式中产生效果，于其中使用了用来定义即将形成于个别平面中之半导体空间图案以及金属结构之曝光罩幕。在量产中，复数相同型态的存储电路(通常是数百个)被形成于一共同基板晶片(wafer)上，其接着被裁切以获得做为小芯片(chip)之个别的存储电路。每一芯片随后被设置在一壳体基板并且和安装于其中之外部端点接脚搭线连接。在后续于壳体内的封装之后，此模块因而形成并且可供应给顾客。在晶片上的集成步骤的结束与传送至顾客之间，个别的存储电路受到各种的测试以便对它们进行检查以及在可能发现缺陷的时候修复。此种修复通常藉由集成可熔的连结(所谓的”fuse”(熔丝))的协助建立导电连接或切断连接，以便以多余形式中出现的无缺陷组件取代有缺陷的组件。以上所描述的制程以及测试程序从光学微影处理开始到可被散布的芯片完成总共需要相当长的时间。整个制造时间目前大约是四到六个月。基于数据存储单元(memorycell)的多样性，存储模块包含多种其它的装置以便依据外部指令以及地址信息项目控制对存储单元的存取并传输存储单元与外部数据端之间将被写入或将被读取的数据。此等指令，通常是包括复数平行位的码字符(word)，在一指令输入端被输入至模块内且藉由模块内的指令译码装置进译码以便设定执行操作指令用之存储模块的操作状态。决定存储模块状态的规格也包括指令规格，亦即，关于指令执行的规格。执行规格的主要成份是指令码字符的不同，可能的位图案相对于分别被设定或被执行之操作的指派，也就是指令译码装置之译码规格或真值表(truthtable)。此外，此指令规格也必须定义存储模块如何反应被禁止的，也就是说「不合法的」，指令序列。这是因为存在着许多在任何时候都不允许由任意后续的指令结束其执行的重要指令。为此目的，已知有在此一重要指令的接收之后或从受指令控制之操作开始的时候激活一个定时器，使指令译码装置在一特定期间之中忽略任何后续的指令。另一方面，也存在着在其执行之后某些后续的指令是被允许的而某些后续的指令是不合法的一些指令。目前已商业化之存储模块依赖使控制器在出现前一指令之不合法的后续指令时不送出任何指令序列的方式。然而，某些顾客希望允许他们在存储模块上使用的不合法指令序列，但是他们希望模块显示可预期的，也就是特定期望的反应，如果出现的指令是先前指令的不合法后续者。此可能的不合法序列的范围不需要无限制大小。反而可以有清楚及可预期的指令对(pair)的数目，其中后续指令相对于较早指令是不合法的。在每种定义存储模块状态的情况中以及不同的不合法序列的情况中，个别想要的指令规格可能依每个顾客而不同，且不同规格也可能快速改变。对存储芯片制造商而言，能够快速反应任何需求是很重要的。但此目的受到存储芯片的制造时间很长的事实所阻碍，如以上所述。美国第6,385,691B2揭露一种集成存储模块，具有接收连续操作指令之存储器，一切换部，用以依据下一个操作指令的方式至少控制存储器之电源供应。DE19524874C1揭露一种存储模块，其仅于特定的操作指令在正确的方式被输入的时候进入特定的操作模式。
发明内容本发明之目的在指明一种技术，其允许存储模块的制造商对不同客户关于指令规格的反应是迄今为止最快的。此目的藉由专利权利要求1之特征而达成。因此，本发明关于一种制造包含一指令译码装置(13)之集成存储模块之方法，指令译码装置响应外部操作指令以便依据存储模块之预定的规格设定执行操作用之存储模块操作状态。依据本发明，此指令译码装置藉由至少以下组件的集成而形成-一决定存储器，其包含每个被选择的二直接后续操作指令对(pair)的组所用的一指派存储器位置，其可应用于来自存储模块之m个不同的规格的任一规格，且该存储位置之储存容量对m个规格的任一规格而言足以接收指定相关对的第二操作指令是否或如何被执行之一决定信息项目；-一保持装置，用以缓冲储存每一被接收的外部操作指令直到后续的操作指令的接收为止；-一地址装置，其于接收后续指令的时候产生指派给此指令对之存储位置之地址并缓冲储存之前指令，-一处理器装置，用以依据包含于该被指定地址之存储位置内之决定信息项目来设定存储模块之操作状态。在这些组件被集成之后，在预定规格中所要求的决定信息项目被写入决定存储器之存储位置。依据本发明之方法，在造成大部份长的制造时间之光学微影集成处理结束之后，含指令译码装置之一中间产品可被适应至与指令序列处理相关的来自m个不同规格的任一规格。此存储模块对任一想要的规格的适应因此可以在制程的相当晚的阶段生效，藉由对应的集成决定存储器的程序写入，例如藉由一上部金属化平面中的后续金属化或藉由熔丝(fuse)技术。因此，制造商可以快速反应顾客的希望。本发明较佳实施例的特征在权利要求项依附项。为解释本发明较多的细节，以下参照图式描述一例示实施例。图1表示依据本发明方法制造之存储模块结构；图2表示依据图1之模块内的指令译码装置之决定存储器之一单元的更多细节。具体实施例方式在图式中，相同型态的组件被指派相同的参考标号或字母组合，其于某些情况中具有做为序号之数字或较低字母的下标。在复数相同型态组件被包括在一起指示时，相关的数字被放在方形括号[]，冒号””代表”对应(to)”之意。图1所表示的存储模块10是一种「同步」DRAM(SDRAM)，其组成部份全部集成在一芯片上，如粗体矩形轮廓线所示。散布在复数具有复数区段之组(bank)之间的数据存储单元组以阴影方块11表示。内部控制装置12以及指令译码装置13(虚线轮廓)被表示为芯片上的其它方块。位于DRAM10芯片上的是复数外部端点，如以下所示一数据端DAT用来以平行方式输入及输出存储数据位；一地址端ADR用来以平行的方式输入地址位；一指令端用来输入包括平行指令位BEF之一指令码字符；一端点用以施加一系统时脉讯号CLS；一端点用以输入时脉驱动讯号CKE。所有这些端点经由外部线连接至一控制器(存储芯片控制器MCC)之对应端点，其未被表示在图中。被设置为列与行之数组形式的常见DRAM中的数据存储单元藉由指派给被选择行的字符线的驱动以及指派给被选择行的感测放大器至数据端的连接而有选择性地被存取。在每个新字符线驱动之前，需要对数据存储单元以及感测放大器之间的位线充电至一特定电位(所谓的「预充电」)。控制装置12依据从控制器的指令位BEF所导出的操作指令控制DRMA10的操作。为此目的，此指令位BEF在指令译码装置13中被译码，其方式为，对于每个将被执行的操作指令，允许线SL的一特定组合被激励以便调节控制装置12内用以执行相关指令的特定组件。因此，例如操作指令「驱动(ACT)」，如果其将被执行，导致调整此等组件之允许线SL之激励，尤其是撷取地址缓冲器之列地址的组件，取消位线预充电的组件以及切换被寻址的列的字符线至H电位的组件。后续的操作指令「读取」激励这些允许线SL，其调整维持H电位在字符线上的组件，撷取行地址之组件以及依据行地址连接被选择的感测放大器至数据端DAT之组件。在此种(以及其它)指令的操作中的个别步骤藉由内部时脉讯号CLK而受到时间上的控制，该时脉讯号切换到开(on)且和系统时脉讯号CLS同步，只要来自控制器的讯号CKE的逻辑值为”1”。指令译码装置13执行控制器20二阶段传送的指令。依据图1所示，指令前置译码器30接收指令位BEF且为n个不同操作指令的每个指令精确地使n指令线BL1至BLn之一个指派的范例暂时地在时脉讯号CLK之周期区段期间进入驱动的状态。每一操作指令”x”因此由指派的指令线BLx(其中x＝1，2，...n)的激励所指示。这些线的每一者通到一处理装置40，其形成指令译码装置13之输出级(stage)(输出译码器)并且可以在想要的方式中激励用以执行一指令的允许线SL。除了在前置译码器30内藉由n指令线BL[1:n]之个别指派的范例所驱动之n个不同的操作指令之外，包含指令位BEF之指令码字符也可包括其它用以说明将不对现有设允许线SL的设定做改变的指令信息项目。此种「没有操作指令」在操作指令之间的时间期间，或在存储模块10被「解除选择」，也就是说不被选择为写入或读取操作(所谓的DESL指令)的时间期间，被控制器传送。此前置译码器30被设计为在接收一无操作指令时驱动一「无指令线」。在存储模块10的制造期间，依据本发明，指令译码装置13被提供电路装置，此电路装置允许将被调节至来自m个不同规格之任一规格之模块的状态，如果不合法指令序列发生的话。该电路装置包含一保持装置60用以缓冲储存每一被接收的外部操作指令，直到接收后续的操作指令为止，一可程序决定存储器50，其为每个二连续操作指令之对所使用，可以储存关于处理该对的第二指令的决定，以及一逻辑，其考虑储存在处理装置40内的决定。前述的电路装置与存储模块其它的组件一起被集成在相同的芯片上。在图1之例示实施例中，决定存储器50具有一存储单元Mi，j为二连续操作指令i，j的每种可能的组合所使用。每一存储单元具有足够的空间以储存关于指令i，j之第二指令j(后续指令)如何于第一指令i(先前指令)的接收之后被处理的第一信息项目。每一存储器位置所需的最小容量依据在相关指令对的情况中有多少将被允许的决定可能性而定，以便将此对的所有m个规格列入考虑。此将被允许之决定可能性的数目可能依指令对而异；为了简化，将描述对于所有指令对此数目等于4的情况，因此每一存储位置中的二个数字存储器组件是足够的。此二位决定信息项目可供应，例如，以下的一个决定00立即执行后续指令j；01缓冲后续指令j并只有在先前指令i的执行结束时才执行它；10在指令操作的非关键阶段终止先前指令i的执行，且随后执行后续的指令j；11中断后续指令j为NOP并完全忽略它。以下是一个例子驱动指令线BL1的操作指令NO.1将是指令READA＝「读取并接着主动预充电」，而驱动指令线BL2的指令NO.2将是指令WRITEA＝「写入且接着主动预充电」。对于此种指令直接一个接一个的情况，也就是说在指令对READA，READA或READA，WRITEA或WRITEA，READA或WRITEA，WRITEA，此规格中的一者可能完全约定而忽略第二指令(也就是将之中断为一个无操作指令NOP)，而另一规格可能规定中断目前的写入或读取脉冲串(burst)并执行第二指令。换句话说，为适应第一规格，信息”11”将被编程至决定存储单元M1，1，M1，2，M2，1，M2，2，而为了适应第二规格，信息”10”将被编程至该单元内。在存储模块的操作期间，在接收接续指令i之指令j的时候，从指派的决定存储单元Mi，j取出后续指令j之决定信息项目，并且被输入处理装置40以便促使此装置依据取出的决定处理后续的指令j。为此目的，必须有一个电路装置出现以便在接收指令j的时候依据i及j指定决定存储单元M的地址。这接着需要前述之缓冲储存该等操作指令用的保持装置。在所示之实施例中，此保持装置包括一个n平行位之二阶偏移寄存器60，其n个讯号输入连接至n个指令线BL[1:n]。假设指令线BL[1:n]之驱动状态是”高”逻辑电位H，其对应逻辑值”1”，而该线的非驱动状态是”低”逻辑电位L，其对应逻辑值”0”。此偏移寄存器从具有连接至n指令线BL[1:n]之n个输入的OR门61接收其偏移的脉波。在存储模块激活之后，所有的操作指令线BL[1:n]一开始是处于”0”。当前置译码器30译码任何操作指令i时(其中i＝1，2，3，...，n)，相关的指令线BLi在一个CLK时间脉波期间变成”1”，而其它的指令线维持在”0”。依然在相同的时脉脉波期间，寄存器60用之一偏移脉波经由OR门61出现，因此驱动的指令线BLi的”1”被加载第一寄存器级(stage)之对应的位位置。先前出现在第一级的所有位位置的”0”位被偏移到第二级。个别的”0”被加载第一寄存器级的其它位位置。在后续操作指令j的情况中，只有相关的指令线BLj(其中j＝1，2，3，...n)在一个CLK时脉期间变成”1”，而OR门61再次供应一个”1”脉波。因此，驱动的指令线BLj的”1”被加载第一寄存器级的对应位位置，而第一级的先前位形式被偏移至第二级。这具有以下的效应，一个”1”出现在输出线VLi，而所有其它输出线VL在”0”。此相互影响以每个新操作指令在此方式中持续。此结果是在任何精确驱动一被指派指令线BLj之一后续指令j出现的时候，指派给重置译码器指令i的线VLi被驱动。此等线驱动的组合为存储单元Mi，j的精确寻址所使用。图2表示决定存储单元之结构的例子；此图标表示一指令对用的单元Mi，j，其中操作指令j跟随在操作指令i后面。单元Mi，j具有二个选择输入，其中一个连接到指派给后续指令j的指令线BLj，而第二者连接到指派给先前指令i之偏移寄存器60之输出线VLi。这二个选择输入连接至单元Mi，j中的一个AND门53，其输出在BLj以及VLi同时在”1”的时候供应一个逻辑”1”，也就是在操作指令j在操作指令i之后出现的时候。AND门53的输出连接至二个传输门(transfergate)54及55的控制输入S，其数据输入D连接至个别指派的1位存储元件51及52，而其输出连接到一个别指派的决定位线EL1j以及EL2j。此二传输门54及55被AND门53之输出的”1”切换到开(on)状态以便将二决定位从存储元件S1及S2转换至决定位线EL1j以及EL2j。二个1位存储元件51及52被表示在图2的未编程状态，分别具有依然”开路”(未导通)桥对51-0，51-1以及52-0，52-1的形式。在其一侧，第一桥对51-0，51-1连接至第一传输门54之数据输入D，桥51-0的另一侧连接至低逻辑电位L(逻辑”0”)的电源，而桥51-1之另一侧连接至高逻辑电位H(逻辑”1”)之电源。在其中一侧，第二桥对52-0，52-1连接至第二传输门55之数据输入D，桥52-0之另一侧连接至低逻辑电位L之电源，而桥52-1之其它侧连接至高逻辑电位H之电源。所有对于具有相同后续指令j的指令对有效之决定存储器被指派相同的决定位线群EL1j，EL2j，如图1所示。因此，举例而言，对于指令对有效且于其中操作指令NO.2(指令线BL2)出现以做为后续指令之单元M1，2，M2，2，...Mn，2被指派相同的决定位线群EL12，EL22。每个决定位线群EL[1:2]j和指派给相关操作指令j之指令线一起连接至处理装置40之被指派的多重输入Ej。该装置包含一逻辑，其于指令线BLj的驱动时以相关指令j依据被指派的决定线EL[1:2]之位形式而被处理的方式影响允许线SL的激励状态。只有在目前为止已经描述之存储模块10已经被集成在芯片基板上之后，此决定存储器50依据个别想要的规格而被写入程序，也就是说，个别想要的决定信息项目被写入单元M1，1，至Mn，n。这藉由封闭(使其导通)存储元件51及52的二个桥中的一个而达成。如果存储元件被供应一个”0”，则连接至L端的桥封闭；如果存储元件被供应一个”1”，则连接至H端的桥封闭。在图2所示之例中，此桥于集成期间被集成在存储元件51及52之内成为线中断，其可藉由光学微影金属化或藉由熔合在一起(例如藉由雷射)而被封闭。这可以在最后阶段在晶片上发生。为使其变为可能，线中断的开路端较好是设置在最上方的金属化平面。或者是，也可以在每一存储元件中将所有的桥集成为封闭的桥且藉由摧毁(开路)二桥中的一个而执行程序写入。这些可破坏的桥的本身可以是例如已知的雷射熔丝。藉由雷射轰炸的桥摧毁也可以在后阶段于晶片上产生或就在芯片封装之前于基础安装芯片上产生，如果熔丝被设置为在此阶段是可为雷射所接触的话。取代雷射熔丝，也可以合并电子熔丝，也就是可以藉由施加过度电压而被摧毁的桥。参照图1及二所描述之指令译码装置13的设计仅是举例之用，其于决定存储器50内提供二连续操作指令i，j之可能的对(pair)一个别的存储单元Mi，j，e＝处理指令j之2决定位。如果n是可能的操作指令的数目，则在此例中提供n2决定存储单元。为了对决定存储器写入程序，随后需要操作exn2个桥(封闭的开路桥或开路的封闭桥)。电路及写入程序的费用可以藉由仅提供决定存储单元给那些后续指令j将在不同规格中以不同方式处理之指令对i，j而被降低。换句话说，没有被写入程序的决定存储单元为于所有那些将在不同规格中被相同处理的指令j而言是需要的，不管它们跟随的先前指令i。此种指令的执行随后总是以相同的方式被处理装置40所执行。例如，如果指令NO.n(指令线BLn)是此种指令，则它可以省略所有的决定存储单元M1，n至Mn，n以及与之相关的决定位线EL[1:2]n。只有二个处理可能性之做为任一先前指令i之后续者j之操作指令被允许仅需要一个1位的决定信息项目。被指派的决定存储单元随后仅需要包含一单一可程序1位存储元件(以及一单一传输门)。例如，如果指令NO.1(指令线BL1的驱动)是此种指令，则所有的决定存储单元M1，1至Mn，1可以在相对较简单的方式中被设计，且可以省略二决定位线EL[1:2]2中的一者。如以上所述，某些决定信息项目可以特别忽略一个指令(以及如果想要的话，将其缓冲一延迟执行)只要不会被中断之一操作阶段正在进行。为了对处理装置40指出此种重要状态，控制装置12可以被提供产出对应状态信息项目DST的装置，该项目提供关于存储模块10的个别操作状态的信息。应该提及的是补偿延迟可能必须被插入指令译码装置30内的适当位置以确保个别地址的决定存储单元之二选择输入短暂地同时被驱动，且取出的决定信息暂时同时以被驱动的指令线的”1”准位在处理装置40之被指派的输入出现。参考标号表10存储模块11数据存储单元12控制装置13指令译码装置30指令前置译码器40指令处理装置50决定存储胞体51决定存储单元52决定存储单元53AND门54传输门55传输门60偏移寄存器61OR门BL操作指令之指令系EL决定位线Mi，j决定存储单元NL无操作指令之指令线SL指令执行之允许线VL前置译码器指令线权利要求1.一种集成存储模块制造方法，该存储模块包含一指令译码装置(13)，其响应外部操作指令以设定该存储模块之操作状态，进而依据该存储模块之一预定规格其中该指令译码装置乃由集成至少以下组件而形成-一决定存储器(50)，其包含每个被选择的可应用于来自该存储模块之m个不同的规格的一规格中的二直接连续操作指令对(pair)组所用之一指派存储位置(Mi，j)，该存储位置之储存容量对该m个规格的一规格而言是足以接收指定该相关对的第二操作指令是否或如何被执行的一决定信息项目；-一保持装置(60)，用以缓冲储存每一被接收的外部操作指令直到后续操作指令的接收为止；-一地址装置(BL[1:n]，VL[1:n])，其于接收该后续指令时将指派至该指令对以及缓冲储存先前指令的存储位置(Mi，j)予以接入，-一处理器装置(40)，其依据包含于该被接入的存储位置(Mi，j)内之决定信息项目而设定该存储模块之该操作状态，以及，于这些组件之集成以后，该预定规格所要求的该决定信息项目被写入该决定存储器(50)之该存储位置。2.如权利要求1之方法，其中该决定存储器(50)之该存储位置(Mi，j)是由数字存储元件(51，52)形成，其二元状态(binarystate)是藉由与二逻辑电位(H，L)之其一或另一的低阻抗连接而决定。3.如权利要求2之方法，其中该低阻抗连接乃藉由在该存储模块的一上部金属化表面内之金属化所形成。4.如权利要求2之方法，其中该低阻抗连接是藉由熔丝组件之操作而形成。全文摘要本发明关于一种制造集成存储模块(10)的方法，所述集成存储模块(10)包含响应外部操作指令以便设定该存储模块的操作状态进而根据该存储模块的一预定规格而执行操作之一指令译码装置(13)。依据本发明，此指令译码装置具有一决定存储器(50)，其包含存储位置(Mi，j)，其储存容量对来自多个不同规格的一规格而言是足以接收被选择之二直接连续的操作指令对的第二操作指令是否或如何被执行的一决定信息项目。在该指令译码装置(13)被形成之后，于该预定规格内所要求之该决定信息项目乃被写入该决定存储器(50)的该存储器位置。文档编号G11C29/00GK1627475SQ200410100270公开日2005年6月15日申请日期2004年12月10日优先权日2003年12月11日发明者H·费希尔申请人:因芬尼昂技术股份公司