专利名称：使用栅控二极管的存储器单元及其使用方法
技术领域：
本发明涉及半导体，更具体地，涉及半导体存储器。
背景技术：
在过去几十年里，动态随机存取存储器(DRAMs)具有较高的密度但较低的速度，而静态存取存储器(SRAMs)具有较高的速度但较低的密度。这两种存储器被分别开发出来，随着它们自身的技术发展以迂回满足密度和速度的要求。近来，内嵌式DRAM和SRAM存储器开始出现。内腔式存储器是和处理器在同一“芯片”上的存储器。目前，DRAM和SRAM每个都在它们特定的大规模化的道路上面临其自身技术挑战，即由于高静态电流和有功漏电流(active leakagecurrent)(阈下和隧穿)，阈值电压变化和失配。内嵌式存储器开启了可能性并要求新存储器单元以更好地优化速度，面积，功率，保持时间，软错误率，和如阈值电压和漏电流的技术参数之间的平衡(。根据芯片和应用要求，芯片上的内嵌式存储器将被专用处理器或专用集成电路(ASICs)所采用。
具体地，如果DRAM能够制造得更小且显著地更快，DRAM将有用于内嵌式存储器和其上的存储器单元，且适合于更小的电压，因为电压正逐步降低。
因此，有必要提供改进的存储器单元和使用该单元的存储器。
发明内容
本发明示例性的方面提供改进的存储器单元，存储器阵列，及其使用方法。
在本发明示例性的方面中，揭示了一种存储器单元。该存储器单元经配置以耦合到第一控制线，至少一个第二控制线和至少一个位线用于选择性存取该存储器单元。存储器单元包括具有控制端和第一及第二端的写入开关，写入开关的第一端耦合到至少一个位线，且写入开关的控制端耦合到第一控制线。存储器单元也具有两端半导体装置，该半导体装置具有第一和第二输入端，两端半导体装置的第一输入端耦合到写入开关的第二端，且两端半导体装置的第二输入端耦合到至少一个第二控制线。两端半导体装置被用作存储器单元中的电荷存储装置。当相对于第二输入端的第一输入端上的电压高于阈值电压时，两端半导体装置适配有电容，当相对于第二输入端的第一输入端上的电压低于阈值电压时，两端半导体装置适配有较低的电容，通常更显著地低。
存储器单元额外地包括读取选择开关，其具有控制端和第一及第二端，读取选择开关的控制端耦合到至少一个第二控制线，且读取选择开关的第一端耦合到至少一个位线。存储器单元也具有读取开关，其具有控制端和第一及第二端，读取开关的控制端耦合到两端半导体装置的第一输入端和写入开关的第二端，读取开关的第一端耦合到读取选择栅极的第二端，而读取开关的第二端耦合到地。
两端半导体装置可以是栅控二极管，其是由源极和栅极组成的半导体装置，当栅极-源极的电压(Vgs)在阈值电压之上时，其中电荷被存储在反转层(inversion layer)中，否则存储显著少的电荷或没有电荷。特别地，当栅极-源极电压(Vgs)在阈值电压之下时，电容显著地较小或较小的量级。开关通常用作场效应晶体管(FETs)，而栅控二极管通常用作“部分FET”，存储器单元中的FETs可以时n型或p型FETs。此外，两端半导体装置可用作n型或p型半导体装置。
在本发明的另一个示例性方面，揭示了一种使用存储器单元的阵列。这样的阵列可以具有超过一个位线和多个控制线。例如，可使用单端口或双端口存储器单元。如果需要，甚至可以使用更多数目的端口。控制线可以多种方式执行。作为说明，至少一个第二控制线可以是耦合到读取选择开关和第二端半导体装置的第二端的惟一控制线。具有惟一第二控制线允许例如读取，写入，和读取升压(如，通过改变两端半导体装置的第二端上的电压而在存储器单元中产生更高的电压)。作为另一个例子，第二控制线可被分成两个控制线，耦合到两端半导体装置的第二端的写入控制线，和耦合到读取选择开关的控制端的读取选择控制线。该构型允许读取，读取升压，写入，和写入升压(如，其允许升高的电压存储在存储器单元中)。此外，该构型允许电压被加在读取选择开关上以便读取选择开关(如，作为FET)的漏电流被最小化。
在本发明的另一个示例性方面，揭示一种用于存取存储器单元的方法。存储器单元通过修改两端半导体装置的第二端上的电压而读取。通常，两端半导体的第二端电压从小电压(如，地电势)升至大电压(如，“VB”)，然而，可根据所使用的是n型或p型装置而修改。如果存储器单元存储高电压(如，数据1值)，两端半导体装置将具有大电容和大量存储的电荷，第一端的电压将约以两端半导体装置的第二端上的电压升高(如，在存储数据1的单元电压之上)。如果单元存储低电压(如，数据0值)，两端半导体装置将具有小电容或不存在电容，且存储有非常小的电荷或没有电荷，第一端的电压将被以非常小的量升高(如，在存储数据0的单元电压之上)。在读取存储器单元的同时修改两端栅控装置的第二端电压被称作读取升压。
写入升压也可以通过在将数值写入到存储器单元的同时升高两端半导体装置的第二端的电压而执行。写入升压允许数据1比给定的写入电压有高的多的电压，因此导致当数据1值存储到单元中时存储时间更长。
在本发明的另一个示例性方面中，一种半导体具有半导体存储器装置，该半导体存储器装置经配置以耦合到第一控制线，至少一个第二控制线和至少一个用于选择性存取该半导体存储器装置的位线。该半导体存储器装置包括写入晶体管，其包括形成于栅极和阱之间的绝缘体，栅极，和形成于栅极侧的第一及第二源极/漏极扩散区域，耦合到至少一个位线的写入晶体管的第一源极/漏极扩散区域，耦合到第一控制线的写入晶体管的栅极。该半导体存储器装置进一步包括两端半导体装置，该半导体装置包括至少一个形成于栅极和阱之间的绝缘体，栅极，毗邻至少一部分绝缘体的源极扩散区域，耦合到写入开关的第二源极/漏极扩散区域的两端半导体装置的栅极，和耦合到至少一个第二控制线的两端半导体装置的源极扩散区域。该半导体存储器装置也包括读取选择晶体管，该读取选择晶体管包括形成于栅极和阱之间的绝缘体，栅极，形成于栅极侧的第一和第二源极/漏极扩散区域，耦合到至少一个第二控制线的读取选择开关的栅极，耦合到至少一个位线的读取选择晶体管的第一源极/漏极扩散区域。半导体存储器装置还包括读取晶体管，该读取晶体管包括形成于栅极和阱之间的绝缘体，形成于栅极侧的第一和第二源极/漏极扩散区域，耦合到两端半导体装置的第一端并耦合到写入晶体管的第二源极/漏极区域的读取晶体管的栅极，耦合到读取选择栅极的第二源极/漏极扩散区域的读取晶体管的第一源极/漏极扩散区域，和耦合到地的读取晶体管的第二源极/漏极扩散区域。
本发明更完整的理解和本发明进一步的特征将通过参考下面详细说明和附图而获得。
图1A示出用于第一种n型栅控二极管的示例性符号；图1B示出形成于半导体中的第一种n型栅控二极管的侧视图的例子；图2A示出用于第二种n型栅控二极管的示例性符号；图2B示出形成于半导体中的第二种n型栅控二极管的侧视图的例子；图3A是曲线图，其说明掺杂剂浓度如何影响栅控二极管的阈值电压；图3B是曲线图，其说明栅控二极管的电容如何随其栅极-源极电压(Vgs)变化，跨越不同尺寸的栅控二极管两端；图4A示出用于第一种p型栅控二极管的示例性符号；图4B示出形成于半导体中的第一种p型栅控二极管的侧视图的例子；图5A示出用于第二种p型栅控二极管的示例性符号；图5B示出形成于半导体中的第二种p型栅控二极管的侧视图的例子；图6示出形成于绝缘体上硅(SOI)的第一种n型栅控二极管的侧视图的例子；图7示出形成于绝缘体上硅的第二种n型栅控二极管的侧视图的例子；图8示出形成于绝缘体上硅(SOI)的第一种p型栅控二极管的侧视图的例子；图9示出形成于绝缘体上硅的第二种p型栅控二极管的侧视图的例子；图10说明当电容器用作电荷存储和转移装置时电路的增益的曲线；图11A示出栅控二极管电路的例子；图11B示出当栅控二极管关断时图11A中的栅控二极管电路的表示电路；图11C示出当栅控二极管导通时图11A中的栅控二极管电路的表示电路；图12A示出当栅控二极管用作电荷存储和转移装置时放大器的增益曲线；图12B示出用于图12C和12D的栅控二极管存储器单元的例子；图12C是说明图12B中栅控二极管存储器单元完全电荷转移和受限电荷转移的表；图12D是示出栅控二极管存储器单元的增益如何随其电容负载(CL)变化的曲线，特别地，电容比Rc＝Cg_gd(ON)/CL，其中Cg_gd(ON)是栅控二极管ON电容；图13是栅控二极管双端口存储器单元的图解；图14是栅控二极管单端口存储器单元的图解；图15是用作例子的图13的栅控二极管双端口存储器单元的图解；图16是具有栅控二极管双端口存储器单元和感测放大器的存储器端口的图解；图17示出图16中存储器端口读取升压的多个波形；图18示出图16中存储器端口写入升压的多个波形；图19示出在块状硅中用场效应晶体管(FET)技术实现的三晶体管一二极管(3T1D)栅控二极管平面存储器单元的侧视图；图20示出另一个用绝缘体上硅(SOI)实现的3T1D栅控二极管平面存储器单元的侧视图；图21示出用FET技术实现的3T1D栅控二极管沟槽存储器单元的侧视图；图22示出用在图21中共用公共连接的双沟槽栅控二极管结构的横截面视图；图23-25是电路图和整体结构，其说明使用3T1D栅控二极管存储器单元的几个存储器阵列；以及图26是用于说明3T1D栅控二极管存储器单元的某些波形的曲线图。
具体实施例方式
本发明揭示基于栅控二极管，有关的阵列和硅结构的高速，非破坏性读取存储器单元，这些栅控二极管，有关的阵列和硅结构易于在常规的基于逻辑电路的硅和绝缘体上硅(SOI)中执行。存储器单元的目标性能可与静态随机存取存储器(SRAM)速度相比较，甚至更好，但对于同一代技术只占SRAM的50％到70％的面积。由于存储器单元自身的高增益特征，存储器可在低的多的电源电压下操作，比传统的动态随机存取存储器(DRAM)和SRAM要求的低的多。此处记住一个重要的强调点，就是存储器单元的高速方面和架构，足够的保持时间和低软错率。
为了参考方便，下面的揭示被分成几个部分引子和栅控二极管结构；栅控二极管电路；3T1D存储器单元；电压升高和电压增益；保持时间，泄漏和电容比；保持时间和对写入栅极的阈下(sub-threshold)泄漏控制；读取操作和电压升高方法；写入操作和电压升压方法；3T1D存储器单元结构；和3T1D栅控二极管存储器阵列。
引子和栅控二极管结构如此处所用的术语“栅控二极管”指一种半导体装置，其通常包括源极和栅极，其中当栅极-源极电压(Vgs)在阈值电压之上时，电荷存储在反转层，否则显著地少或没有电荷被存储。栅控二极管是两端半导体装置的例子。可采用任何具有这样特性的两端半导体装置，该特性为当第一端相对第二端的电压比预定电压大时，两端半导体装置具有(通常较大)电容，当第一端的电压相对第二端的电压小于预定电压时，具有较小的电容(通常为小的多的电容)。此处预定电压就是所谓的阈值电压，且其通常比阈值电压稍大以便电容增加。因此，两端半导体装置的电容是非线性的。例如，对于用n型场效应晶体管(FET)技术形成的栅控二极管，在阈值电压之上的电压引起大量电荷存储在反转层，且在阈值电压之下的电压引起显著小量的电荷，较小的量级，或没有电荷被存储。对于未来的技术，除了块状硅和绝缘体上硅(SOI)，当基于栅控二极管执行存储器电压时，可使用这种栅极-源极特性，如下所述。
如下面的图中所示，在传统场效应变换器(FET)设置中，栅控二极管可由三端FET装置(n型或p型)的源极和栅极形成，漏极浮置(如断开或不存在)，(例如)如图1B，4B，6和8所示。在这个示例形式中，栅控二极管是以“部分dFET(partialdFET)”或“半eFET(halfeFET)”形式实现的。有时，这样的FET的源极和漏极可在同一电势连接到一起，且可视为两个并联的栅控二极管，(例如)如图2B，5B，7和9所示。在本公开中，这两种不同的栅控二极管可交换使用。没有明确规定时，栅控二极管只指第一种基本形式，只是半导体装置的源极和栅极。
图1A示出用于第一种n型栅控二极管的示例性符号。符号190是示于图1A-1C中的第一种n型栅控二极管的示例性符号。图1B示出形成于半导体中第一种n型栅控二极管100的侧视图的例子。第一种n型栅控二极管100包括形成于栅极115(如N型重搀杂的多晶硅)栅极绝缘体120和p阱130之间的栅极绝缘体120，源极扩散区域110，两个浅沟槽绝缘(STI)区域105和125，可选n型绝缘带140，和p型衬底135。如上所述，在p阱130中的掺杂剂浓度基本控制栅控二极管100的阈值电压。
图2A示出用于第二种n型栅控二极管的示例性符号。符号190是使用图2A-2C的第二种n型栅控二极管的示例性符号。同一符号190既用于图1A也用于图2A。图2B示出形成于半导体中的第二种n型栅控二极管100的侧视图的例子。第二种n型栅控二极管200包括形成于栅极215(如N型重搀杂的多晶硅)和p阱230之间的栅极绝缘体220，源极扩散区域210，两个STI区域205和225，可选n型绝缘带240，p型衬底235，“漏极”扩散区域245(如，第二源极/漏极扩散区域)，和电耦合源极扩散区域210和漏极扩散区域245的互连250。如下所述，p阱230中的掺杂剂浓度基本控制栅控二极管100的阈值电压。
图3A和3B示出栅控二极管100/200存储的电荷如何随栅极-源极电压(Vgs)变化。当相应于高压(如数据1)的电压出现在栅极115/215，且栅极-源极电压(Vgs)比栅控二极管100/200的阈值电压(Vt)高时，电荷被存储在栅极115/215(如通过形成于栅极115/215下面的反转层126/226)中。当相应于低压(如，数据0)的电压出现在栅极115/215，且栅极-源极电压(Vgs)比栅控二极管100/200的阈值电压低时，没有或非常少的电荷被存储在栅极115/215(如，没有或非常少的电荷被存储在栅极115/215的下面，因为反转层126/226将不存在)。因此，栅控二极管的电容特性对栅极-源极电压(Vgs)示于图3A中。当Vgs在阈值电压之下时，电容(如，由所存储的电荷除以电压而确定)是可忽略的，当Vgs在阈值电压之上时，电容随Vgs直接增加，且在高于某个Vgs值的最大值处稳定下来。当Vgs在阈值电压之上时，一定量的电荷被存储在栅控二极管中，且栅控二极管用作电容器。当Vgs在阈值之下时，栅控二极管100/200几乎没有电容。曲线下面的面积是所存储的电荷的量。是随Vgs变化的电容在存储器和逻辑电路中产生许多新的和有用的电路。
在制造的过程中，栅控二极管100/200阈值电压在0Vt，低Vt，常规Vt，和高Vt的更广泛范围上可由注入的量(如，扩散到p阱130，230或下面的图中所示的阱中的掺杂剂)更精确地控制。因为Vt随掺杂剂浓度增加而增加，且0Vt或非常低的Vt的栅控二极管要求极少量掺杂剂注入或无掺杂剂注入，更精确的阈值电压结果对此处所用的存储器单元的工艺变化不敏感。
图3B也示出栅控二极管的电容如何随栅控二极管的栅极尺寸变化。对于给定的栅极氧化物厚度和介电常数，当Vgs基本在阈值电压之上时，所获得的栅控二极管的电容的最大值和栅控二极管的栅极的面积基本成正比。
因为当栅极-源极电压(Vgs)在阈值之上时，栅控二极管存储大量电荷于反转层中，表示数据1，而非常少或没有电荷表示数据0，栅控二极管存储器单元(下面将更详细地说明)具有本征高增益(如，大于1)的特性。而且，当使用升压技术时，栅控二极管除去单元可用更低，比DRAM和SRAM(如相同技术通常的50％)低的多位线电压写入。栅控二极管，如栅控二极管100/200，形成存储单元，通常在读取和写入过程中，只有当写入和读取数据1时，其电压可被升高。升压对相对的数据，即0没有影响。作为结果，栅控二极管存储器单元实现电压增益。该增益特征是独一无二的，且是将栅控二极管存储器单元从其它SRAM，DRAM和增益单元区分开的一个特征。
此处假定相应于数据1的电压对于所使用的技术是高电压，而相应于数据0的电压对该技术是低电压。然而，这只是假定，逻辑电平可以相反。
在该揭示中，如果没有明确提到，栅控二极管被认为是n型的。对于p型栅控二极管，电压和操作和n型的栅控二极管是互补的，且易于为本领域的技术人员做相应的设计。
图4A示出用于第一种p型栅控二极管的示例性符号。符号490是用于示于图4B中的第一种p型栅控二极管的示例性符号。同一符号490既用于图4A也用于图5A。图4B示出形成于半导体中的第一种p型栅控二极管400的侧视图的例子。第一种p型栅控二极管400包括形成于栅极415(如，p型重搀杂的多晶硅)和n阱430之间的栅极绝缘体420，源极扩散区域410，两个STI区域405和425，和p型衬底435。n阱430中的掺杂剂浓度基本控制栅控二极管400的阈值电压。
图5A示出用于第二种p型栅控二极管的示例性符号。符号490是用于示于图5B中第二种p型栅控二极管的示例性符号。图5B示出形成于半导体中的第二种p型栅控二极管500的侧视图的例子。第二种p型栅控二极管500包括形成于栅极515(如，p型重搀杂的多晶硅)和n阱530之间的栅极绝缘体520，源极扩散区域510，两个STI区域505和525，p型衬底535，漏极扩散区域545，和电耦合源极扩散区域510与漏极扩散区域545的互连550。n阱530中的杂质浓度基本控制栅控二极管500的阈值电压。
图6示出形成于SOI中的第一种n型栅控二极管600的侧视图的例子。第一种n型栅控二极管600包括形成于栅极615(如，n型重搀杂的多晶硅)和p阱630之间的栅极绝缘体620，源极扩散区域610，两个STI区域605和625，和绝缘体635。p阱630形成于阱边缘636的上方。p阱630中的杂质浓度基本控制栅控二极管600的阈值电压。
图7示出形成于SOI中的第二种n型栅控二极管700的侧视图的例子。第二种n型栅控二极管700包括形成于栅极715(如，n型重搀杂多晶硅)和p阱730之间的栅极绝缘体720，源极扩散区域710，两个STI区域705和725，绝缘体735，漏极扩散区域745，和电耦合源极扩散区域710和漏极扩散区域745的互连750。p阱730形成于阱边缘736的上方。p阱730中的杂质浓度基本控制栅控二极管500的阈值电压。
图8示出形成于SOI中的第一种p型栅控二极管800的侧视图的例子。第一种p型栅控二极管800包括形成于栅极815(如，p型重搀杂多晶硅)和n阱830之间的栅极绝缘体820，源极扩散区域810，两个STI区域805和825，和绝缘体835。n阱830形成于阱边缘836的上方。n阱830中的杂质浓度基本控制栅控二极管800的阈值电压。
图9示出形成于SOI中的第二种p型栅控二极管900的侧视图的例子。第二种p型栅控二极管900包括形成于栅极915(如，p型重搀杂多晶硅)和n阱930之间的栅极绝缘体920，源极扩散区域910，两个STI区域905和925，绝缘体935，漏极扩散区域945，和电耦合源极扩散区域910和漏极扩散区域945的互连950。p阱930形成于阱边缘936的上方。p阱930中的杂质浓度基本控制栅控二极管900的阈值电压。
栅控二极管电路本公开描述使用栅控二极管的存储器单元。为了理解存储器单元中的栅控二极管的操作，在这一部分中，示出并分析栅控二极管电路。
使用栅控二极管的存储器单元具有信号放大作用，其利用存储在栅极沟道的反转层(如，反转层126/226)中的电荷。如上所述，当相应于高电压(如，数据1)的小电压信号出现在栅控二极管的栅极，且栅极的电压高于栅控二极管的阈值电压时，电荷被存储在栅极(例如，通过栅极下面的反转层)中。当相应于于低电压(如，数据0)的小电压信号出现在栅极，且电压低于栅控二极管的阈值电压时，非常少或没有电荷被存储在栅极中。
现简单参考图11A，其示出了栅控二极管电路1100。栅控二极管电路1100被耦合到信号线1110，且具有这样的栅控二极管1130，其栅极输入(且因此栅极)被耦合到信号线1110，其源极输入(且因此源极扩散区域)被耦合到控制线1120。信号线1110具有CL的电容1140，这是来自信号线1110，栅极处的耦合电容，和连接至信号线的电路(如果这里有电容)的总电容的集中电容。电容性负载(CL)没有被认为是栅控二极管电路1110的一部分。如图11A所示，信号线1110被连接至栅控二极管1130的栅极。栅控二极管1130的源极被连接至控制线1120，对n型栅控二极管通常在接地点(GND)点，对于p型栅控二极管为电源电压(VDD)。
在栅控二极管放大信号的过程中，控制线上的电压(Vs)通常被升压。栅控二极管的源极电压(如，在源极扩散区域)随着控制线电压被升高，对n型的要高出一定的量而对p型的要低一定的量(以VB表示)，通常为电源电压(VDD)的50％。
现参考图10，其示出当电容器被用作放大器1110中的电荷存储装置时，放大器增益的曲线图。换句话说，图11A中的栅控二极管1130被传统的线性的电容器(即，其电容随电压维持稳定的电容器)取代。第一个曲线，Vs示出控制线1120上的电压如何变化。第二个曲线示出点1101如何变化。如图10所示，当电容器被用来取代栅控二极管1130时，对电路1100，增益约为1。如果信号线1110具有高电压，输出将为VB加高电压(数据1)。如果信号线1110具有低电压，输出将为VB加低电压(数据0)。差dVin是存在于数据1和数据0之间任何电压差。因此，增益为dVout除以dVin(数据1的电压减去数据0的电压)，约等于1。这是一种没有电压增益的增益。
参考图11A，在信号放大的过程中，栅极电压被提升近似为源极电压提升的量，对n型向上，或对p型向下，并根据总电容CL减去一定量，该总电容CL是耦合到邻近装置的栅极的总的寄生电容，线电容和连接电路(如果有)的总电容的和。最终的升压输出(如，信号线1110上的输出)的实际量可被计算。
如果栅极的信号是数据0，因为没有或非常少的电荷被存储在栅极(如，在位置1101)，且栅控二极管1130的栅极关断(栅极-源极电压(Vgs)在阈值电压之下)，当感测到数据0时，栅控二极管的栅极处电压稍微增加，且输出电压VL保持为0或显著小的电压。这示于图11B中，其中栅控二极管1130具有非常小的电容，由参考1150示出。即使Vs可以被提高，信号线1110上的最终的输出电压为低。换句话说，在控制线1120和栅极(如，点1101)之间的电压转移很小。
另一方面，如果栅极处的信号(对n型从GND测量的电压或对p型从VDD测量的电压)是数据1，其在栅控二极管的阈值电压之上。栅控二极管导通，且初始有相当量的电荷被存储在栅控二极管反转层中。随着Vs被提升，栅控二极管1130被较低程度偏置或关断，反转层中的电荷被转移到所有连接到栅极的电容器(CL)中，包括寄生电容，线电容，和邻近装置的电容，如反相器或缓冲器或开关。而且，源极和栅极可用作电容器。当总电容(CL)在栅控二极管(示于图11C)的导通电容(Cg_gd(ON))相比较的一定范围内时，在栅控二极管1130的栅极导致较大的电压增加。因此，如图11C所示，当VL大于Vt时，栅控二极管可被视作大电容器，如参考1160所示。换句话说，控制线1120和栅极(如点1101)之间的电压转移将较大。
这导致在栅控二极管的栅极处的数据1和数据0的信号之间较大的电压差，通常为VDD的50％到150％。如图12A所示，其中dVout是较大的值。根据信号幅值和提升电压(VB)，负载电容(CL)对栅控二极管导通电容的比率，对于给定的栅控二极管，所达到的增益变化，且可计算并成为整个负载(CL)范围的特征。通常，栅控二极管放大器1100在信号放大的过程中实现2-10倍的增益。栅控二极管1130的输出实际上是满CMOS电压摆幅，其可以驱动典型小反相器缓冲器或锁存器。
下面的分析说明如图11A所示的栅控二极管放大器的典型值。假定Cg_gd(ON)和Cg_gd(OFF)分别是栅控二极管导通和关断时的栅极电容。那么Rc＝Cg_gd(ON)/CL，和rc＝Cg_gd(OFF)/CL。
对于典型的操作，负载电容(CL)的值比栅控二极管的导通电容(Cg_gd(ON))小或与其同一数量级，但CL比栅控二极管的关断电容(Cg_gd(OFF))大的多Cg_gd(ON)＞CL＞＞Cg_gd(OFF)。
例如，Cg_gd(OFF)∶CL∶Cg_gd(ON)＝1∶10∶20，和Rc＝2，rc＝0.1。
首先考虑在阈值电压之上的逻辑1信号，其中栅控二极管是导通的。
假定VL_HIGH是逻辑1的电压，而VL_LOW是逻辑0的电压，通常对n型栅控二极管是0(或地)。
当控制线Vs电压被升高VB的大小，栅极输出的电压如下Vout(1)＝VL_HIGH+VB Rc/(1+Rc)～VL_HIGH+VB，其中(Rc＞＞1)；Vout(0)＝VL_LOW+VB rc/(1+rc)～VL_LOW，其中(rc＜＜1)。
假定dVin是Vs被提升之前0和1之间的栅极电压差，dV0ut是Vs被提升之后0和1之间的栅极电压差。输出差dVout如下dVout＝VL_HIGH+VB Rc/(1+Rc)-(VB rc/(1+rc)+VL_LOW)。
输入差dVin如下dVin＝VL_HIGH-VL_LOW。
当VL_LOW＝0时，增益如下增益＝dVout/dVin～1+(VB/VL_HIGH)Rc/(1+Rc)＞1。
考虑下面的例子，
例子1，其中VB＝0.8V，VL_HIGH＝0.2V，VL_LOW＝0。
那么增益＝5使用栅控二极管，和增益＝1使用线性电容器。
考虑另一个例子，例子2，其中VB＝0.8V，VL_HIGH＝0.1V，VL_LOW＝0。
那么增益＝9使用栅控二极管，和增益＝1使用线性电容器。
对于这样的情形，其中Rc小(＜1)，可以看出栅控二极管的信号放大增益由下式给出增益＝1+Rc-(Vt_gd/VL_HIGH)Rc～1+Rc，其中Vt_gd是栅控二极管的阈值电压。
图12B示出示例性的栅控二极管存储器单元和图12C和图12D中所用的电压，Vg_f是栅控二极管的栅极上的最终电压。应该指出Vg_I是栅控二极管栅极的初始电压。
图12C示出一个表，其说明对于图12B中的栅控二极管存储器单元中完全或受限电荷转移区域。完全电荷转移意味着栅控二极管给出所有或几乎所有的电荷至负载，CL。受限电荷转移意味着栅控二极管只给出部分电荷至负载，CL。图12D示出不同负载率Rc时，栅控二极管的电压增益，其中Rc＝Cg_gd(ON)/CL，如前面的定义。
当信号线有比栅控二极管导通电容大的较大电容性负载(CL)时，基本的栅控二极管放大器的增益开始降低，甚至增益变为1(即，无增益)。而且，高电容性负载将使放大器减慢。
例如，下表示出在栅控二极管导通电容(Cg_gd(ON))对负载电容(CL)的不同比率时的增益。假定如下VB＝0.8V，VL_HIGH＝0.2V，VL_LOW＝0，且
rc＝0.1。
那么表如下
其中Rc＝Cg_gd(ON)/CL，dVout＝VL_HIGH+VB Rc/(1+Rc)，dVin＝VL_HIGH，且增益＝dVout/dVin。
图11A中栅控二极管电路的额外细节可从Luk等的标题为AMPLIFIERS USING GATED DIODES的美国专利XX/XXX，XXX中找到，该专利和本申请同一天申请，其公开的内容以参考的方式并入此处。
3T1D存储器单元三晶体管(T)，一二极管(D)栅控二极管存储器单元(3TID)包括一个栅控二极管和三个FETs。一个FET用于写入数据值至存储器单元，其它FETs用作写入栅极和读取栅极，其中的每一个都连接至写入位线或读取位线以便两端口操作。两个位线可组合成读取和写入共享的单个位线。栅控二极管存储器单元和硅结构可应用至下一代硅技术，操作于块状硅，SOI，和双栅控鳍式FET中的低位线电压(如0.3-1.0伏特)。
图13示出3T1D存储器单元1300，在这种情形中是双端口存储器单元。3T1D存储器单元1300包括栅控二极管(gd)1330，三个FETs，也就是写入栅极(wg)FET1325，读取栅极(rg)FER1345和读取选择(rs)FET1340。3T1D存储器单元1300被耦合到写入位线(BLw)1305，读取位线(BLr)1310，读取字线(WLr)1335，和写入字线1320，而读取位线1301具有电容Cbl1315。在这个例子中，栅控二极管1330的栅极是存储节点，且在施加相应于数据1的高电压之后，电荷存储在反转层中。说明性地，如果施加相应于数据0的电压，则没有电荷被存储。栅控二极管1330的源极连接到读取字线(WLr)1335，以便在写入和读取操作时电压升高。关于在读取和写入操作过程中，栅控二极管的电压升高以放大单元电压的方法的细节将于下面详细说明，且升压对3T1D栅控二极管存储器单元1300的信号增强和操作是重要的。应该指出，FET1325，1340和1345用作开关。对于写入FET(wg)1325，栅极连接到写入字线(WLw)1320，漏极连接到位线(BLw)1305，而源极连接到栅控二极管1330的栅极。当写入字线(WLw)1320为高电平时，单元被选择且存储节点(如，栅控二极管1330的栅极)被写入位线电压。对于读取栅极FET(rg)1345，栅极连接到存储节点以便读取所存储的数据0或数据1。读取选择FET(rs)1340由读取字线(WLr)1350在读取操作过程中使能，将读取栅极(rg)1345的漏极连接至读取位线(BLr)1310，以感测存储节点的电压(如，Vcell)。
在某些情形中，WLr1335和WLrs1350可以是同一控制信号。在下面详细说明的操作的读取升压模式中，栅控二极管源极电压的提升可用于使能读取选择FET1340。但一般地，想将负电压施加于读取选择FETs1340的栅极上，该读取选择FETs1340没有被选择用来降低阈下漏电流，这要求WLrs1350和WLr1335不同。运行一个以上的字线，如WLw1320，WLrs1350和WLr1335是可行的，因为布线方向不与位线方向一样受限制。使用独立的字线也通过散开负载而降低重负载。
在图13，3T1D栅控二极管存储器单元1300具有两个端口，一个用于读取一个用于写入。读取字线(WLr)1335连接至栅控二极管1330的源极。另一个字线(WLrs)1350连接至读取选择FET(rs)1340的栅极，以使能读取操作和读取操作过程中存储单元的电压提升。存储单元电压可提升的比存储的电压高得多。
在图13中，WLr可以是额外的写入字线(WLw2)(即，WLr是所谓的WLw2而WLw2没有连接至WLrs1350)，其连接到栅控二极管1330的源极。该布置支持写入升压操作，其中写入字线(WLw2)在写入操作过程中被使用以便提升存储节点处的电压至比位线高电压(VBLH)高得多的电压。位线高电压(VBLH)相应于用于将数据1写入存储器单元的电压。此外，在该构型中(如下面参考图24更详细的说明)，WLrs1350通常用作至读取选通FET1340的独立控制线。
图14示出一个具有单个信号端口的3T1D栅控二极管存储器单元1400，其中读取和写入位线是通过单个位线1410共享的。
对于一个示例性的制造技术，存储器单元的示例性的电压，3T1D栅控二极管存储器单元1300的字线和位线被示于图15中。位线电压低于本技术的电源电压(VDD)，但由于由电压提升方法使能的栅控二极管存储器单元的本征增益以便读取和写入操作，存储器单元在读取和写入操作过程中以比位线电压高的信号电压操作，以提供更好的信噪容限。通常位线电压是电源电压(VDD)的50％，导致相比较于传统DRAM和SRAM的相当的有功功率节省。
电压提升和电压增益其次，分析显示出栅控二极管1330可用经写入栅极(wg)1325来自位线的小电压写入，且然后通过升高电压(所谓的“提升”电压)通常被放大至2-3倍。信号放大可在写入操作过程中进行或在读取操作过程中进行，如下所述。
写入升压如果原始数据1电压在写入周期中被电压提升放大，在栅控二极管1330的栅极处更高的提升电压在写入操作之后被存储在栅控二极管1330中，以便随后读取栅极(rg)1345的读取。更高的放大的栅极电压导致更高的信号容限和读取栅极1345在读取操作中更过度的激活。对于数据0，有小量的信号放大或电压提升，且栅极电压保持几乎为0。
读取升压如果初始数据1较低的电压在写入操作过程中存储在栅控二极管1330，那么在读取操作过程中其被提升为较高的电压。这导致初始数据1信号的放大和电压增益，因此在读取操作过程中，对于读取栅极1345有较高的信号容限和更大的栅极过度激活。对于数据0，有较小的信号放大源自电压提升，且栅极电压保持几乎为0。
栅控二极管存储器单元1300电压的提升，要么通过写入要么通过读取，极大地增强了存储器单元1300的信噪容限，和对于读取栅极1345的在阈值之下或之上的数据0与数据1之间的分离容限(separation margin)。对于下一代技术这是非常重要的，因为如果使用小信号，由于阈值电压变化和失配造成容限越来越小。可施加更高的外部信号电压(如，通过位线电压)，但这要求更多的有功功率。3T1D存储器单元1300不需要高位线电压以产生高单元信号电压，以获得更好的信噪容限；而是，更高的信号电压在写入或读取操作过程中通过栅控二极管电压提升产生的。
在栅控二极管存储器单元1300中，假定当其处于导通或关断时，Cg_gd(ON)和Cg_gd(OFF)分别是栅控二极管的栅极电容。
CL是连接到栅控二极管(gd)栅极上的总负载电容，其中CL通常由读取栅极(rg)1345的栅极电容，和连到附近电路的栅控二极管1330的栅极的寄生电容组成。
那么Rc＝Cg_gd(ON)/CL，rc＝Cg_gd(OFF)/CL。
(1)典型的设定是负载电容(CL)比栅控二极管的导通电容(Cg_gd(ON))小。然而，CL比栅控二极管的关断电容(Cg_gd(OFF))大的多Cg_gd(ON)＞CL＞＞Cg_gd(OFF)。
例如，Cg_gd(OFF)∶CL∶Cg_gd(ON)＝1∶10∶20，或Rc＝2，rc＝0.1。
假定Cg_gd(ON)＞CL，Vt_gd＝0，
Vt_rd＝0.2V，Vcell_i＝0.4V(初始单元电压)，VB＝0.8V(提升电压幅度，Vs＝0-＞0.8V)，且存储在栅控二极管中的电荷由下式给出Q_stored＝(Vcell_i-Vt_gd)Cg_gd。
当栅控二极管源极处的电压被升起，来自栅控二极管反转层的某些电荷被转移至负载CL。最终栅极电压Vcell_f为Vcell_f＞VB+Vt_gd，将CL充电至VB+Vt_gd的电荷由下式给出Q_tranfer1＝(VB+Vt_gd-Vt_rg)CL。
将Cg_gd+CL充电至VB+Vt_gd以上的电荷由下式给出Q_transfer2＝Q_stored-Q_transfer1＝(Vcell_i-Vt_gd)Cg_gd-(VB+Vt_gd-Vt_rg)CL，＝Vcell_i Cg_gd-VB CL+Vt_rg CL-Vt_gd(Cg_gd+CL)，del_V1＝VB+Vt_gd-Vt_rg，del_V2＝Q_transfer2/(Cg_gd+CL)，＝[(Vcell_i-Vt_gd)Cg_gd-(VB+Vt_gd-Vt_rg)CL]/(Cg_gd+CL)，＝Vcell_iRc/(1+Rc)-VB/(1+RC)+Vt_rg/(1+Rc)-Vt_gd，Vcell_f＝Vt_rg+del_V1+del_V2，Vcell_f＝(VB+Vcell_i)Rc/(1+Rc)+Vt_rg(1+Rc)，(2)增益(Gain)＝Vcell_f/Vcell_i～(1+VB/Vcell_i)Rc/(1+Rc)，(3)对于(Vcell_i＞Vt_gd，Rc＞1，对于大Rc)。
可以看出增益＝1+Rc，对于小Rc＜1。
代入典型值，Vcell_i＝0.4V(位线电压VBLH)，VB＝1V(VDD)，
Vt_gd＝0，Vt_rg＝0.2V(读取栅极的Vt)，Rc＝10。
Vcell_f(1+0.4)(10)/(1+10)+0.2/(1+10)＝1.29V，增益＝1.29/0.4＝3.23。
下表示出作为Rc，Vs和Vg_i的函数的增益
代入典型值，Vcell_i＝0.4(位线电压VBLH)，VB＝0.8V(VDD)，Vt_gd＝0，Vt_rg＝0.2V(RVt读取栅极)，Rc＝10，Vcell_f＝(0.8+0.4)(10)/(1+10)+0.2/(1+10)＝1.11V，增益＝1.11/0.4＝2.78，这在下面关于作为Rc，Vs和Vg_i的函数的增益的表中示出
当源极电压被提升，栅控二极管1330从存储单元部分转移某些电荷至邻近电路(这种情形为读取栅极1345)，实现相比较于传统DRAM和使用电容性单元的增益单元更大的信号。电压增益总是大于1，通常在实用中，增益可达到2到10之间。实际上3T1D存储器单元1300从位线实现多倍于初始存储的电压的电压增益，然而，在传统DRAM和增益单元的情形中没有电压增益。对于增益单元，电压增益为1，然而在DRAM中，由于电荷共享，单元中的电荷和电压在读取操作之后丢失并恢复。在本发明中，单元电压的增益可在写入操作或读取操作过程中施加。相比较于传统栅极单元中的单个增益(来自读取栅极)，在存储单元(电压增益)和感测读取栅极(电流增益)都实现“双重增益”。
保持时间，泄漏和电容比率为了促进栅控二极管存储器单元1300的保持时间，两个主要泄漏电流应被解决通过连接至栅控二极管1330的栅极的写入栅极1320的阈下电压电流；和在栅控二极管栅极1330隧穿引起的泄漏电流。
阈下电流通过施加负电压于写入字线(WLw)1320上而最小化，以便非选择的单元的所有写入栅极具有负栅极电压，且因此有负的栅极-源极电压(Vgs)。更高的阈值电压FET1325也降低阈下泄漏，每十阈值电压(per decade 0f threshold voltage)约100mV。
通过栅极的隧穿漏电流可通过使用栅极绝缘厚度增加的高K栅极介电体而降低。通常厚度为25埃的栅极氧化物足够限制栅极隧穿电流。作为例子，对于90纳米(nm)和以上的技术，需要高K栅极介电体以在维持足够的氧化物厚度以便保持低隧穿电流的同时提供足够的导通电容于栅控二极管1330中。
属于当前技术并考虑了未来技术的尺度的栅控二极管1330和读取栅极1340的总电容，通常在1到2飞法(fF)。下一代技术具有较小的特征尺寸，但栅极氧化物厚度将被定得更小，且最终结果是栅极电容大约保持恒定。直到栅极氧化物厚度不能再按尺度成比例降低时，高K介电体将成为保持电容值约为同一值的替换物。因此栅控二极管1330的电容设计值可对时间大体保持恒定。只要栅控二极管1330对读取栅极1345的电容比率符合前面所述的等式(1)，(2)，(3)和(4)，低的多的电容值也可以。应该指出，由于泄漏和软错误，更高的栅控二极管电容值具有稳定单元电压的优势，但更高的电容值要求更大的单元面积。因此2fF到8fF对于栅控二极管和读取栅极的总电容是良好的值。
如果需要使用更高的总电容以便单元电压稳定性促进维持且降低软错误，最好使用低电容比率Rc，其中Rc＝Cg_gd/CL。因为栅控二极管导通电容越高，栅控二极管就约要求更大的字线(WL)驱动器驱动。在这样的情形中，使用较低的电容比率是高的总电容和驱动字线容易性之间的良好的平衡。通常，栅控二极管的导通电容应在4pF之下。对于写入和读取数据0，因为栅控二极管1330不能存储任何电荷，不需要有功电流供应至栅控二极管1330的源极和栅极，这是栅控二极管1330用于节省有功功率和最小化位线和字线电压波动的重要优势，因为平均50％的读取和写入的数据是0。
保持时间和用于写入栅极的阈下泄漏控制栅控二极管存储器单元1300的保持时间由从栅控二极管1330的栅极到硅主体，通过栅极隧穿到漏极，和经写入栅极1325源极-漏极及漏极-主体的阈下泄漏电流的总泄漏电流确定。单元(T_retention)的保持时间是通过当单元存储数据1的高电压时，其丢失一定量的电荷的时间确定的，该丢失的一定量的电荷是按照被总泄漏电流(I_leakage)所放电荷所造成的电压下降确定的。如果保持时间被定义为高电压丢失一定量V_drop，就是说，10％的存储电荷，那么T_retentioin＝V_drop Cg_gd(ON)/I_leakage。
通常，如果T_retention被设定为10μs(微秒)，V_drop＝0.1V，Cg_gd(ON)＝2fF，和I_leakage＜V_dropCg_gd(ON)/T_retention＝0.1(2e-15)/10e-6＝2e-11＝20pA。
为了实现这样的低泄漏电流，关于当前硅技术的状态，所需的写入栅极的阈值电压约比常规阈值电压装置高30到40倍。阈值电压斜率约为100mV每十个(/decade)，其等价于将负的约-0.4到-0.3V加在非选择的存储器单元的写入栅极的栅极。而且，为了满足栅极隧穿电流在泄漏要求之下，栅极氧化物厚度必须在25埃之上。
读取操作和电压提升方法当相应于数据1的电压出现在栅控二极管1330的栅极，且该电压高于栅控二极管1330的阈值电压，电荷被存储在栅极沟道的反转层中。当相应于数据0的电压出现在栅极，且该电压低于栅控二极管1300的阈值电压，没有或很少电荷被存储在栅极。栅控二极管的电容特征对栅极-源极电压(Vgs)示于图3A和3B中。如上所述，当Vgs低于阈值电压时，电容可忽略，且当Vgs在阈值电压之上，直接随Vgs增加，并稳定在最大值，该最大值在Vgs的某个值之上。当Vgs在阈值电压之上时，一定量的电荷被存储在栅控二极管中，且栅控二极管用作电容器。当Vgs在阈值电压之下，栅控二极管1330的电容可忽略。
回头参看图11A，11B和11C，对于读取操作，读取字线(WLr)1335的电压被提升以VB。当相应于数据0的电压被施加至栅控二极管1330的栅极，因为电压在阈值电压之下，零电荷或可忽略的电荷被存储在栅控二极管中，且栅控二极管1330两边的电容是栅极-源极边缘和交叠的电容(C_gd(ON))。该电容相比较于导通电容(Cg_gd(ON))很小，且在栅极处包围寄生电容(C_stray)。当WLr被提升，栅控二极管栅极处的电压只有很小的增加，因为Cg_gd(OFF)非常小，并且耦合作用很小。数据0耦合作用来自由栅控二极管电容(如，几乎为零)和负载电容(CL)形成的电压分压器，电容CL较大，例如10∶1。电容CL由栅控二极管1330栅极处的寄生电容组成，且连接导线和装置的电容，在这种情形中是读取栅极1345的栅极电容。因此，在栅极处用于读取数据0的电压增加非常小，为VB/10的量级。当数据1被存储在存储器单元1300中，有大量的电荷(Q_stored)被存储在栅控二极管1330中，且栅控二极管两边的电容(C_gd(ON))较大。当WLr1335上的电压电压被提升，其与栅控二极管的源极电压是同一个电压，栅极处的电压(Vg_gd)被提升至Vcell_f＝VB cc+Vcell_i，cc＝Cg_gd/(Cg_gd+CL)，其中cc是由栅控二极管电容和连接至栅控二极管1330的栅极的节点的负载电容形成的电压反应器的耦合系数，Vcell_i是栅控二极管栅极处的初始单元电压(Vcell)，Vcell_f是WLr1335的电压被升高(所谓的“提升”)之后的单元电压(Vcell)。
例如，Cg_gd(OFF)∶CL∶Cg_gd(ON)＝1∶10∶100，VB＝0.8V，VBLH＝0.4V，下表示出对于读取数据0和数据1时的栅控二极管电压增益，其中增益＝(1.13-0.08)/(0.4-0)＝2.63
这导致读取数据0和读取数据1之间的大的电压差。实际上，在上面的例子中，约为2.6的电压增益发生在存储器电压1300中。如果栅控二极管由电容器取代，读取0和读取1的电压将分别为0.8V和1.2V，且没有电压增益(即，增益＝1)。
图16示出存储器部分1700，其包括3T1C存储器电压1300和感测放大器单元1710。感测放大器单元1710感测并于读取操作过程中放大读取位线(Blr)1310上的信号，并输出至全局位线(global bitline)1711。在写入操作过程中，感测放大器单元在全局位线1711上传输信号至写入位线(Blw)1305，以便随后写入到栅控二极管存储单元1330。图17示出多个使用存储器部分1700的示例性波形。这些特征将用在下面的说明中。
图17示出具有3T1D存储器单元1300的读取操作的方法，其中电压被提升以在读取操作过程中放大单元电压。图16示出具有n型栅控二极管1330的存储器电压1300。示出了具有读取位线(BLr)1310和写入位线(BLw)1305的两端口构型，虽然示于图17的方法应用至具有单个端口或具有两个以上端口的存储器单元1300。一个写入字线(WLw)1320和一个连接到存储器单元1300的读取字线(WLr)1335。存储器单元1300是3T1D存储器单元，其包括栅控二极管(gd)1330，读取栅极(rg)1345，写入栅极(wg)1325和读取选择FET(rs)1340，如前面详细说明。位线连接到感测放大器1710以便输入/输出，其通常在存储器单元外部。读取字线1310和写入字线1305由字线驱动器(未示出)驱动，字线驱动器通常在存储器单元外部。
写入字线(WLw)1320的电压是激活单元1330以便写入的控制信号。字线1320的电压通常在0伏特(V)(如，地)和电源电压(如，VDD)之间，或优选地，负电压用来取代0伏特以降低没有选择的单元中的阈下泄漏电流。当WLw1320为高电平时，连接至其上的单元1330被激活用于写入。读取字线(WLr)1335的电压是连接至栅控二极管(gd)1330的源极以便读取操作的控制信号。读取字线WLr1335被用于提升栅控二极管1330上的电压，如前面所述。读取字线上的电压通常在0伏特和VB之间，即提升幅度。WLr1335的低电压也可稍微为负以增强写入到单元中的信号，从而补偿栅控二极管的阈值电压。写入位线(BLw)1305的电压是携带数据0(通常为低电压，如0V或地电势)或数据1(通常为高电压，如VBLH)以写入到单元的信号线。读取位线(BLr)1310的电压是携带由读取单元中所存储的数据而发生的信号的信号线。读取位线1310通常对位线高电压(VBLH)预充电且连接至用于信号感测和输出的感测放大器。
WLr1335可用于控制读取选择FET(rs)1340的栅极，以在读取操作过程中使能连接至位线1310的FET1340。有必要增加另一个可选控制线(WLrs)1350以控制读取选择FET(rs)1340的栅极，而非使用WLr，其控制栅控二极管1330的源极。当WLr1335为高电平时，存储器单元1300被耦合到位线用于读取，读取是WLr1335所做的。当没有选择行时，WLrs1350将负的低电压施加至FETs1340的栅极，而当阵列处在使用中，若非没有选择特定的行，这就降低了有功阈下泄漏电流。
图17中的这些示例性的方法和操作涉及n型栅控二极管存储器单元1300，且读取位线被预充电至高电平HIGH(VBLH)。该方法根据p型栅控二极管和被预充电至低电平(地)的读取位线，以互补的方式应用操作。P型操作的细节可为本领域的技术人员确定。
用于操作3T1D存储器单元1300的读取升压方法说明于图17。图17的右边部分，示出6个电压对时间的曲线图以说明操作。第一个曲线是写入字线(WLw)1320的电压。第二个曲线是读取字线(WLr1335或WLrs1350)的电压。第三个曲线存储单元(Vcell)的电压。第四个曲线是写入位线(WLw)1305的电压。第五个曲线是读取位线(WLr)1310的电压。第六个曲线是感测放大器输出1711的电压。数据0和数据1都被示出，且数据0和数据1的写入和读取也作了图示。
首先，示出了(非提升的)“写入”操作。写入字线被激活至高电平，且写入位线上的数据(要么数据1要么数据0)经写入栅极被写入到栅控二极管1330。对于没有选择的单元，栅极通过其它WLw1320连接到负电压以降低阈值泄漏电流。
对于读取字线WLr1335，作为选择，可在写入操作时施加小的负电压至读取字线。小的负电压具有降低栅控二极管的阈值电压的作用，其源极连接到读取字线1335，以增强信号，或写入到单元中的电荷。
其次，示出“读取”操作。连接至栅控二极管1330的源极的读取字线(WLr)1335被激活。电压被升高以VB至更高以提升栅控二极管1330上的电压，如前面所述。如果单元1300存储数据0，栅控二极管1330的栅极处的单元电压为GND。单元电压保持为GND，因为有少量电荷在栅控二极管1330中。为GND的单元电压出现在读取栅极(rg)1345的栅极。单元电压在读取栅极1345的阈值电压之下，因此读取栅极保持断开，且只有可忽略的电流通过读取栅极1345。位线电压保持不变，且停留在高电平，即预充的电压(VBLH)。如果单元存储数据1，单元电压在提升之前为VBLH。在提升电压之后，栅控二极管1330的栅极处电压被升高以“sVB”，其中s是如前面在栅控二极管操作中所述的耦合系数。读取幅度为(VBLH+sVB)的1信号，实现显著的电压增益并强烈地导通读取栅极(rg)1345，因为FET(rs)1340是导通的，形成足够大的电流以放电位线1310。位线1310电压向地电势(GND)下降，时间常数由位线1310的RC和读取栅极电流确定。对于读取数据0，读取栅极保持关断，且位线波长为高电平。在相应于数据0(如，位线电压保持为高电平)或数据1(如，位线电压降低)的位线信号形成于位线1310中后，感测放大器被激活，并输出相应的信号于全局位线1711。可使用单端感测放大器，如单端栅控二极管感测放大器。
写入操作和电压提升的方法图18示出一种方法和3T1D存储器单元1300的写入方法，在写入操作过程中用电压提升放大单元电压。图16示出具有n型栅控二极管1330的存储器单元。关于存储器单元的信号和控制的细节前面作了说明。
写入字线(WLw)1320的电压是控制信号以激活单元用于写入。其电压在0伏特(GND)和电源电压(VDD)之间，或优选地，负电压被用来取代0伏特以降低没有被选择的这些单元1300中的阈下电流泄漏。当WLw1320为高电平时，连接至其的单元1300被激活以便写入。写入位线(BLw)1305的电压是携带数据0或1以写入到单元中的信号线。读取位线(BLr)1310被预充电至位线高电压(VBLH)，且连接至感测放大器以便信号感测和输出。WLr1335可用于控制读取选择FET(rs)1340的栅极，以于读取操作过程中耦合FET1340至位线1310。如前面所述，有必要增加另一个可选控制线(WLrs)1350以控制读取选择FET(rs)1340的栅极，而非使用WLr1335，其控制栅控二极管1330的源极。当WLrs1350为高电平时，存储器单元1300被耦合到位线1310以便读取，如WLr1335那样。WLrs1350具有负的低电压，其通常于行没有被选择时施加至FETs1340的栅极，因为若非没有选择特定的行，阵列被使用中时，这样就降低有功阈下电流泄漏。
和读取操作(图17)相比较，具有提升电压的写入操作方法(图18)中控制信号的使用有轻微差别。连接第二个额外的写入字线(WLw2)以驱动栅控二极管的源极，而非使用Wlr(如，WLw2和WLr1335是同一个线，但WLw2和WLr的使用不同)。写入字线WLw2用于提升并放大存储在栅控二极管存储器单元1300中的电压，以便更强的信号存储在单元中。所存储的更高的电压增强用于更长的数据保持质量和对由于辐射导致的软错误的免疫性的电压稳定性。
图18中的示例性方法和操作涉及n型栅控二极管存储器单元，且读取位线1310被预充至高电平(VBLH)。该方法根据p型栅控二极管和预充至低电平LOW(GND)的读取位线施加，并以互补的方式操作，且这样的操作能够由本领域的技术人员确定。
操作3T1D存储器单元1300的写入提升方法被说明。在写入操作过程中，写入字线WLw2 1335在周期开始时被降低以VB的幅度。写入位线(WLw)1320上的相应于数据0或数据1的电压被写入到栅控二极管1330的栅极。写入到单元的电压要么对于数据0为0伏特，要么对于数据1为VBLH。然后写入字线WLw2被提升以VB至更高，因此其电压回到前一个写入周期。作为WLw2中电压升高的结果，在栅控二极管1330的栅极处存储在单元中的电压被提升以“sVB”至更高。单元最终的电压约为(VBLH+sVB)。当与写入栅极的源极电压相同的栅控二极管的栅极电压被升高时，写入栅极1320自我关断，因为源极电压在其栅极电压加阈值之上。这样的电压升高不导致有功电流进入位线1305或干扰位线1305，因为写入栅极是关断的。如果数据是0，在栅控二极管存储器单元1300中有少量电荷，单元中的电压保持在地电势，且写入栅极1320保持为导通。而且，没有有功电流流过写入栅极，这对低功率操作是附加的。
在写入操作之后，存储在栅控二极管存储器单元1300中的电压比周期开始时写入单元的初始电压(VBLH)高的多。电压增益机理和增益的量前面作了详细说明。当这样的电压用于写入到存储器单元1300时。在写入操作过程中电压提升的优点是位线有功电流和功率比施加高电压至位线小的多(通常约为50％)。在写入操作过程中，电压增益是用该方法和单元结构实现的，其将该存储器单元1300及其使用方法与其它DRAM，SRAM和增益单元区别开。通常约超过位线电压(VBLH)两倍的，施加到单元上的更高的写入电压， 增强单元电压的稳定性，数据保持和对由于辐射导致的软错误的免疫力。
在读取操作过程中，当读取字线WLr1340被激活。用于数据1的强单元电压强烈导通读取栅极1345。由于读取选择FET(rs)1340是导通的，形成足够大的电流以将位线1310放电。位线电压向地电势降低，时间常数由位线1310的RC和读取栅极电流确定。为了读取数据0，读取栅极保持关断，且位线停留在高电平。在相应于数据0(如，位线电压停留在高电平)或数据1(如，位线电压降低)的位线信号形成于位线1310上后，感测放大器被激活，且输出相应的信号于全局位线1711上。
3T1D存储器单元结构1.栅控二极管的平面实现栅控二极管存储器单元可以其最简单的“半”FET形式实现，其中只连接至栅极和源极，如本公开前面详细说明。对于平面栅控二极管，非常小或零Vt装置是有益的(Vt_gd～0)以当数据1写入单元时获得单元中数据1的电压一样高的电压。可选择低度的掺杂剂或耗尽的n型FET用于栅控二极管。图19示出使用n型栅控二极管的块状硅中实现的示例性3T1D存储器单元1900。
3T1D存储器单元1900包括一个或多个位线1905，地1910，接地金属连接1911和1912，并具有将每2个单元到每16个单元和位线并联的全局接地线(图中，接地线示于位线后面)，读取位线(BLr)1915及其金属连接1916和1917，写入字线(WLw)1920及其金属连接1921，写入位线(BLw)1925及其金属连接1926和1927，漏极扩散区域1975，栅极1978，栅极绝缘体1983，源极扩散区域1970，MCBar金属连接1991，浅沟槽绝缘(STI)区域1965，多晶硅栅极1994，具有金属连接1933和1940的读取字线(WLr)1945，STI区域1950和1953，p阱1992，可选n型绝缘带1955，p型衬底1960和绝缘层1930。栅控二极管1904是由栅极1904和栅极绝缘体1990及源极(未示出)形成的。栅控二极管1904的源极通过金属连接1933耦合到WLr1945。p阱1992将栅极绝缘体1990和栅极绝缘体1993分开。通常，p阱1992从栅极1994填有多晶硅。
写入FET1901是通过栅极1978，栅极绝缘体1983，和源极/漏极扩散区域1970，1975形成的，并通过金属连接而连接到WLw线1920。读取选择FET1902在栅极1994前面形成，而读取FET1903形成于栅极1994的后面。读取选择FET1902的源极(未示出)连接到读取FET1903(示于栅极1994的后面)的漏极(未示出)。读取选择FET1902的漏极(未示出)在栅极1904的前面，且用于读取选择FET1902的FET沟道(未示出)在页面内。读取FET1903的源极(未示出)连接到地线1910(栅极1994的后面)并通过金属连接1912。读取FET1903的栅极(未示出)在栅极1994的后面且FET沟道(未示出)在页面内。MCBar1991连接源极扩散区域1970至读取FET1903的栅极。栅极1983，栅极1994，和用于读取FET1903和读取选择FET的栅极(未示出)通常由多晶硅制成，其被重搀杂(如，N+)。在这个例子中，写入字线WLr1933和控制线WLrs1940被组合到一起。
如图19所示，源极扩散区域1975是作为栅控二极管存储器单元的写入栅极的一部分形成的，且可在两个栅控二极管存储器单元(如，由栅极1978，栅极绝缘体1983，源极扩散区域1975，等形成的栅控二极管存储器单元的一个写入栅极；由栅极2521，栅极绝缘体2583，源极扩散区域1975，写入字线2520，金属连接2527，和漏极扩散区域2570形成的另一个栅控二极管存储器单元的另一个写入栅极)的写入栅极之间共享。该结构使能两个邻近的栅控二极管存储器单元，该两个邻近的栅控二极管存储器单元彼此邻近安排以便共享源极扩散区域1975，该源极扩散区域1975可耦合到同一个位线(BLw)以便进一步降低硅面积。
图20示出在SOI中用n型栅控二极管实现的3T1D存储器单元。3T1D存储器单元2000包括上面示于图20中的结构，但形成于绝缘体2060上。
2.栅控二极管的沟槽的实现图21示出示例性3T1D栅控二极管存储器单元2100，其包括上面示于图19中的结构。此外，栅控二极管存储器单元2100具有以浅沟槽形式实现的栅控二极管1904，其中栅极由圆柱形多晶硅沟槽2110形成，该多晶硅沟槽由薄氧化物2190包围，而该薄氧化物与其下的硅1950分开。应该理解，多晶硅沟槽可具有任何横截面形状，且不局限于示例性的圆柱形实施例。硅表面上邻近多晶硅沟槽的一个区域被正性搀杂以形成栅控二极管的源极扩散区域，且多晶硅沟槽是栅极。该实施具有用于栅控二极管的表面面积小的优势，且可产生较大的电容(Cg_gd)以操作深束缚的电荷转移区域(Rc＞10-100)，以便促进数据保持和防止软错率(SER)。这要求顶尖的平面技术的技术发展，和常规平面硅技术之外的用于内嵌式存储器的额外的加工步骤。
图22示出用在图21中的沟槽栅控二极管结构的横截面视图。有另一个由圆柱形多晶硅沟槽2210形成的栅极，该圆柱形多晶硅沟槽由薄氧化物2290包围，而该薄氧化物和其下的硅1950分开。源极扩散区域2220是作为栅控二极管的一部分形成的，且在两个栅控二极管(一个由栅极1994，栅极绝缘体2190和1990，多晶硅沟槽2110，和源极扩散区域2220；另一个由栅极2294，栅极绝缘体2290和2291，多晶硅沟槽2210，和源极扩散区域2220)之间共享。STI区域2230和2240将栅控二极管和半导体上的其它装置分开。在这个例子中，“栅极”包括覆帽部分1994和沟槽部分2110。图22中的结构使得两个邻近的栅控二极管存储器单元通过共享源极扩散区域而彼此邻近实施成为可能，该源极扩散区域可耦合到同一个字线(WLr)以便进一步降低硅面积。
图19-22中，使用典型技术的第二金属(M2)，位线和地线平行布线。使用典型技术的第一金属(M1)，字线和位线正交布线。要么单个端口，其中一个位线被用于读取和写入，要么双端口存储器单元可以所示的结构实现。金属线M1和M2，和所示的金属连接是示例性的布置，且所示的三晶体管和栅控二极管的较低级的硅结构是示例性的布置，以说明用于平面块状硅和SOI上3T1D存储器单元的操作的基本原理，沟槽硅技术，3T1D的其它结构，如本领域技术人员可以设计的p型装置或拓扑上等价的结构。
3T1D栅控二极管存储器阵列图23示出多个栅控二极管存储器单元2310-11通过2310-NM将单元两维地安置而形成，写入字线(耦合至驱动器2320-1A到2320-NA)和读取字线(耦合至驱动器2320-1B到2320-NB)在一个方向上平行布线，如水平方向，写入位线2330-1到2330-M，读取位线2340-1到2340-M和接地线2350-M/2正交地布线，如垂直地。位线和字线的交叉点定义存储器单元的位置，或数据存储位。此外，使用写入位线驱动器2350-1到2350-M和读取位线感测放大器2360-1和2360-M。应该注意图中“BLPC”意味着位线预充电，如读取位线2340通常在读取操作过程中预充电，且“SA”代表用于在读取操作过程中探测读取位线(BLr)上信号的感测放大器。
图24示出当写入升压使用时的同一阵列结构。一个额外的字线(WLw2)2420-1C到2420-NC被加到各行，并连接到栅控二极管的源极，以在写入操作过程中提供电压提升。在该操作方法下，字线控制信号WLw2 2420-XC，X＝1，…，N取代其它的控制信号连接到栅控二极管的源极。此外，WLrs线/驱动器2420-1B到2420—NB被耦合到读取选择FETs的栅极，而WLw线/驱动器2320-1A到2320-NA被耦合到写入FETs。
图25示出图23中的阵列，其中只有接地线2350-1到2350-M/8被每如此多个位(该例子中为8位)共享。接地线局部地连接到8个存储器单元组的各个组(水平地示出)，然后连接到全局接地线，该全局地线与位线平行。
图23-25中，读取和写入位线可分开作为不同的位线，一个用于单元每列的读取一个用于单元每列的写入，其允许双端口读取/写入操作。在双端口操作中，读取和写入操作可交叠至一定程度，以实现更高的读取/写入数据吞吐率，或较短的读取/写入周期时间。读取/写入位线也可为单元的每列组合成单个位线，这是单端口读取/写入操作。在单端口操作中，读取和写入操作不能交叠。对于双端口存储器单元，有两个位线和两个字线通过存储器单元的单个位，而对于单端口的情形，则有一个位线和一个位线。
每个水平读取和写入字线驱动许多存储器单元(通常对于较小高速阵列为64到256个，且在某些情形对于非常高密度的阵列为1204个)，且通常每个位线(读取/写入)垂直布线并连接到128-256个单元。水平字线和垂直位线形成存储器阵列。因为字线和位线是长线路，所以必须设计适当的字线驱动器以处理字线加载和R，C延迟，而且适当的设计应能够提供足够电流以在读取，写入操作过程中驱动位线，从而实现时序目标。
每个位线连接到单端感测放大器。可使用示例性的基于栅控二极管的高速感测放大器，如Luk等的标题为AMPLIFIERS USINGGATED DIODES的美国专利，专利号为XX/XXX,XXX，其与本申请于同一日申请，其公开的内容以参考的方式并入此处。写入操作，感测放大器分别为数据0和数据1写入电压0伏特和VBLH至存储器单元1300。在读取操作之前，每个位线被预充至BVLH。在互补操作模式的情形中，其中使用p型栅控二极管1330，位线被预充至地电势。对于n型栅控二极管，在读取操作的过程中，对于数据0，位线停留在高电平(VBLH)，因此感测放大器不切换。当读取数据1时，位线电压预充至地电势，在信号形成于位线上的一定时间间隔后，信号放大器被激活，其探测位线信号，要么是相应于数据0的值，要么是相应于数据1的值被输出。
对于连接到这些没有被选择的存储器单元的写入字线，负电压(VWLL)可施加到字线，以便这些没有被选择来读取或写入操作的写入栅极1325具有负的栅极电压，且因此负的栅极-源极电压(Vgs)，(比阈值电压低几十倍(a few decades lower))从而降低写入栅极1345的阈下电流，因此增加单元的保持。
对于读取字线WLr1335，可在写入操作过程中施加小的负电压至读取字线。这具有降低栅控二极管1330的阈值电压的作用，该栅控二极管的源极连接至读取字线1310，以便增强写入到单元中的信号或电荷。
关于当前技术状态，电源电压VDD约为0.8到1.2，且在传统DRAM和SRAM中，增益单元，位线电压和摆幅和VDD密切相关。由于用于栅控二极管存储器单元1300的读取和写入电压提升方法，需要约半VDD电压施加到单元上，因此降低了功率和耦合噪声。因此通常，VBLH是0.4到0.5V。存储器单元1300的电压提升和电压增益特性能够在写入或读取过程中增强单元信号以实现更大的信噪容限，比传统存储器单元更快的单元速度。降低位线电压至约一半将降低有功功率约50％。
而且，由于位线电压比传统存储器位线电压低，字线电压可以低的多，因为将较高的电压写入到单元中时字线升压是不必要的。所用的字线电压(VWLH)通常和VDD是相同的，和传统DRAM中所需的高的多(约高50-75％)的字线电压相比。这简化了字线电压方案，极大地降低位线驱动器的复杂性和用于字线驱动器的有功功率。在用于栅控二极管存储器单元的字线驱动器中有显著的面积节省，因此实现更好的阵列效率。
对于n型栅控二极管存储器单元，位线被预充至VBLH，且位线上电压摆幅通常在0V(GND)和VBLH之间，因此其约为传统DRAM，SRAM和增益单元的一半。这导致较低的有功功率，刷新功率(refreshpower)，较低的位线开关噪声。
而且，在电压提升过程中，当数据0写入和读取时，没有有功电流，因为没有电荷存储在栅控二极管存储器单元中。这些优势和使用传统电容器的其它电压提升方法区分开来。在读取操作过程中，具有数据0的位线保持在VBLH处的高电平，提供屏蔽作用以降低位线中的开关耦合噪声。
接地线(GND)和读取及写入位线平行布线。其提供屏蔽作用以在读取和写入操作过程中降低位线中开关噪声耦合。而且，接地线是这样构造的，以便读取操作过程中，位线到地线的电流是跨阵列的位分布的。
图26示出两个曲线图，其示出3T1D栅控二极管存储器单元的不同波形。顶部的曲线示出写入字线，WLw，的波形和读取字线，WLr，的波形。此外，用于读取位线的相应的单元电压和波形，BLr，和写入位线，BLw，也被示出。从单元电压的波形(示于图26中的顶部曲线)，单元电压凸显3T1D存储器单元的关键特征，也就是在读取操作过程中存储器单元的电压增益。单元电压波形示出所存储的数据1和数据0之间的约0.5V的电压差，当被读取时，数据1和数据0之间的电压差上升至约1.3V，因此实现电压增益约为2.6。底部曲线示出感测放大器(SA)的输出。如可从图26上看到的那样，当读取数据1时，单元电压被提升，且当读取数据1时，位线起始于高电压，但终止于较低的电压。当读取数据1时，SA输出变成高电压。在数据0的读取过程中，单元电压只经历小量的增加。SA输出保持低电压。
可以理解，此处所示和所说明的实施例和变化只是本发明的说明性，且本领域的技术人员在不偏离本方面的范围和精神下可实施多种变化。
权利要求
1.一种存储器单元，其经配置以耦合至第一控制线，至少一个第二控制线和至少一个位线以便选择性地存取存储器单元，所述存储器单元包括写入开关，其具有控制端和第一及第二端，所述写入开关的第一端耦合到至少一个位线，所述写入开关的所述控制端耦合到所述第一控制线；两端半导体装置，其具有第一和第二输入端，所述两端半导体装置的第一输入端耦合至所述写入开关的所述第二端，且所述两端半导体装置的第二输入端耦合至至少一个第二控制线，其中所述两端半导体装置适于当所述第一输入端相对所述第二输入端的电压在一个阈值电压之上时具有电容，且适于当所述第一输入端相对第二输入端的电压低于该阈值电压时具有较低的电容；读取选择开关，其具有控制端和第一及第二端，读取选择开关的控制端耦合至至少一个第二控制线，所述读取选择开关的第一端耦合至至少一个位线；以及读取开关，其具有控制端和第一及第二端，所述读取开关的所述控制端耦合至两端半导体装置的所述第一输入端且耦合至所述写入开关的所述第二端，所述读取开关的所述第一端耦合至读取选择栅极的第二端，且所述读取开关的第二端耦合至地。
2.如权利要求1所述的存储器单元，其中所述两端半导体装置包括栅控二极管，其具有栅极输入和源极输入，所述栅极输入是所述两端半导体装置的所述第一输入端，且所述源极输入是所述两端半导体装置的所述第二输入端。
3.如权利要求2所述的存储器单元，其中所述栅控二极管包括形成于栅极和阱之间的绝缘体，源极扩散区域，和浅沟槽绝缘区域，源极扩散区域毗邻所述绝缘体和栅极的一侧并与之交叠，浅沟槽绝缘区域毗邻所述绝缘体和栅极的另一侧，其中栅控二极管的所述源极输入被耦合至源极扩散区域且所述栅控二极管的栅极输入被耦合至所述栅极。
4.权利要求2所述的存储器单元，其中所述栅控二极管包括形成于栅极和阱之间的绝缘体，第一源极/漏极扩散区域，其和所述绝缘体和栅极的一侧毗邻和交叠，第二源极/漏极扩散区域，其和所述绝缘体和栅极的另一侧毗邻和交叠，和电耦合所述第一和第二源极/漏极扩散区域的互连，其中所述栅控二极管的源极输入被耦合到所述第一源极/漏极扩散区域且所述栅控二极管的栅极输入被耦合到栅极。
5.如权利要求2所述的存储器单元，其中所述栅控二极管包括形成于阱和栅极之间的绝缘体，该栅极包括沟槽，且所述栅控二极管包括源极扩散区域，其毗邻至少一部分绝缘体，其中所述栅控二极管的源极输入被耦合到源极扩散区域，且所述栅控二极管的栅极输入被耦合到所述栅极。
6.如权利要求2所述的存储器单元，其中所述栅控二极管是n型栅控二极管。
7.如权利要求2所述的存储器单元，其中所述栅控二极管是p型栅控二极管。
8.如权利要求1所述的存储器单元，其中所述两端半导体装置包括栅控二极管，该栅控二极管具有阱，其中所述阈值电压可通过修改所述栅控二极管的阱中掺杂剂浓度而修改。
9.如权利要求1所述的存储器单元，其中所述写入开关，读取选择开关和读取开关是场效应晶体管(FETs)，每个FET具有栅极和两个源极/漏极扩散区域，耦合到各个控制端的各个栅极，各个源极/漏极扩散区域中的每一个耦合到各个第一或第二端中的一个。
10.如权利要求9所述的存储器单元，其中所述写入开关，读取选择开关，读取开关和栅控二极管是n型FETs。
11.如权利要求9所述的存储器单元，其中述写入开关，读取选择开关，读取开关和栅控二极管是p型FETs。
12.一种存储器阵列，其包括多个第一控制线；多个第二控制线；多个位线；多个接地线；和一组存储器单元，每个所述存储器单元包括具有控制端和第一及第二端的写入开关，所述写入开关的第一端耦合到至少一个位线，所述写入开关的控制端耦合到一个第一控制线；两端半导体装置，其具有第一和第二输入端，所述两端半导体装置的所述第一输入端耦合到所述写入开关的第二端，和所述两端半导体装置的第二输入端耦合到至少一个第二控制线，其中所述两端半导体装置适于当第一输入端相对第二输入端的电压在阈值电压之上时具有电容，且当第一输入端相对第二输入端的电压在阈值电压之下时具有较低的电容；读取选择开关，其具有控制端和第一及第二端，所述读取选择开关的该控制端耦合到至少一个第二控制线，所述读取选择开关的该第一端耦合到至少一个位线；以及读取开关，其具有控制端和第一及第二端，所述读取开关的该控制端耦合到两端半导体装置的第一输入端并耦合到所述写入开关的第二端，所述读取开关的第一端耦合到所述读取选择栅极的第二端，且所述读取开关的第二端耦合到接地线。
13.如权利要求12所述的存储器单元，其中多个位线包括多个读取位线和多个写入位线，其中一个给定的读取位线为一个存储器单元子集耦合到所述读取选择开关的第一端，和一个给定的写入位线为该存储器单元子集耦合到所述写入开关的第一端。
14.如权利要求12所述的存储器单元，其中所述多个位线包括多个单个位线，每个所述单个位线为存储器单元子集耦合到所述读取选择开关的第一端，并为该存储器单元子集耦合到写入开关的第一端。
15.如权利要求12所述的存储器单元，其中所述多个第二控制线是多个单个第二控制线，每个所述单个第二控制线耦合到所述存储器单元的子集。
16.如权利要求12所述的存储器单元，其中所述多个第二控制线包括多个读取选择控制线和多个第二写入控制线，其中给定的读取选择控制线为存储器单元子集耦合到所述读取选择开关的所述控制端，给定的第二写入控制线为该存储器单元子集耦合到所述栅控二极管的第二端。
17.如权利要求12所述的存储器单元，其中所述阵列包括行和列，其中给定列中每两个存储器单元的子集共享一个给定的接地线，且其中每两列有至少一个接地线。
18.如权利要求12所述的存储器单元，其中所述阵列包括行和列，其中给定多个列中每个存储器单元的子集共享一个给定的接地线，且其中多个列共享一个接地线。
19.如权利要求12所述的存储器单元，其中所述两端半导体装置包括具有栅极输入和源极输入的栅控二极管，所述栅极输入是两端半导体装置的第一输入端，而源极输入是所述两端半导体装置的第二输入端。
20.如权利要求19所述的存储器单元，其中所述栅控二极管包括形成于栅极和阱之间的绝缘体，与所述绝缘体和栅极的以侧毗邻并交叠的源极扩散区域，与所述绝缘体及栅极的另一侧毗邻并交叠的浅沟槽绝缘区域，其中所述栅控二极管源极输入被耦合到源极扩散区域，且所述栅控二极管的栅极输入被耦合到所述栅极。
21.如权利要求19所述的存储器单元，其中所述栅控二极管包括形成于栅极和阱之间的绝缘体，和所述绝缘体及栅极一侧毗邻并交叠的第一源极/漏极扩散区域，和所述绝缘体及栅极另一侧毗邻并交叠的第二源极/漏极扩散区域，以及电耦合第一和第二源极/漏极扩散区域的互连，其中所述栅控二极管的所述源极输入被耦合到所述第一源极/漏极扩散区域，且所述栅控二极管的栅极输入被耦合到所述栅极。
22.如权利要求19所述的存储器单元，其中所述栅控二极管包括形成于阱和栅极之间的绝缘体，该栅极包括沟槽，且该栅控二极管包括源极扩散区域，其至少毗邻绝缘体的一部分，其中所述栅控二极管的所述源极输入被耦合到源极扩散区域，且所述栅控二极管的栅极输入被耦合到所述栅极。
23.如权利要求19所述的存储器单元，其中所述栅控二极管是n型栅控二极管。
24.如权利要求19所述的存储器单元，其中所述栅控二极管是p型栅控二极管。
25.一种用于存取给定存储器单元的方法，该存储器单元经配置以耦合到第一控制线，至少一个第二控制线和至少一个位线，该方法包括以下步骤将至少一个第二控制线上的电压从第一电压修改为第二电压，该至少一个第二控制线被耦合到多个存储器单元的给定存储器单元，所述给定存储器单元包括写入开关，其具有控制端和第一及第二端，所述写入开关的所述第一端被耦合到至少一个位线，所述写入开关的所述控制端被耦合到所述第一控制线；两端半导体装置，其具有第一和第二输入端，所述两端半导体装置的所述第一输入端被耦合到所述写入开关的所述第二端，且所述两端半导体装置的所述第二输入端被耦合到至少一个第二控制线，其中所述两端半导体装置适于当所述第一输入端相对所述第二输入端的电压在阈值电压之上时具有电容，且当所述第一输入端相对所述第二输入端的电压低于阈值电压时具有较低的电容；读取选择开关，其具有控制端和第一及第二端，所述读取选择开关的所述控制端被耦合到至少一个第二控制线，所述读取选择开关的所述第一端被耦合到至少一个位线；以及读取开关，其具有控制端和第一及第二端，所述读取开关的该控制端耦合到两端半导体装置的第一输入端并耦合到所述写入开关的第二端，所述读取开关的第一端耦合到所述读取选择栅极的第二端，且所述读取开关的第二端耦合到接地线。返回至少一个第二控制线上的电压至所述第一电压。
26.如权利要求25所述的方法，其中所述方法是用于读取所述给定存储器单元的方法，该方法进一步包括以下步骤确定相应于至少一个位线状态的数据值。
27.如权利要求26所述的方法，其中所述方法进一步包括将所述至少一个位线充电至预定电压的步骤；确定相应于所述至少一个位线状态的数据值的步骤进一步包括确定所述至少一个位线状态的改变，由此，没有状态改变被赋予第一数据值，而状态改变被赋予第二数据值。
28.如权利要求26所述的方法，其中所述至少一个控制线是单个控制线。
29.如权利要求29所述的方法，其中所述第一电压是预定的低电压，而所述第二电压是预定的高电压。
30.如权利要求25所述的方法，其中所述至少一个控制线包括写入控制线和读取选择控制线。
31.如权利要求30所述的方法，其中所述修改步骤进一步包括以下步骤通过从预定低电压升高电压至预定高电压而修改写入控制线；和通过从预定低电压升高电压至预定高电压而修改读取选择控制线。
32.如权利要求30所述的方法，其中所述方法进一步包括将信号加载到所述至少一个信号线上的步骤；所述修改步骤进一步包括以下步骤将所述写入控制线上的电压从预定高电压降低至预定低电压；和将所述写入控制线上的电压从预定低电压升高至预定高电压；该方法进一步包括从所述至少一个信号线上移去信号的步骤，所述移去信号的步骤执行于所述降低电压的步骤之后。
33.一种半导体，其包括至少一个半导体存储器装置，所述至少一个半导体存储器装置经配置被耦合到第一控制线，至少一个第二控制线和至少一个位线用于选择性存取所述至少一个半导体存储器装置，所述至少一个半导体存储器装置包括写入晶体管，其包括形成于栅极和阱之间的绝缘体，和形成于所述栅极侧的第一及第二源极/漏极扩散区域，所述写入晶体管的所述第一源极/漏极扩散区域耦合到至少一个位线，所述写入晶体管的栅极被耦合到所述第一控制线；两端半导体装置，其包括至少一个形成于栅极和阱之间的栅控二极管绝缘体，所述栅极和毗邻至少栅控二极管绝缘体一部分的源极扩散区域，所述两端半导体装置的栅极被耦合到所述写入开关的所述第二源极/漏极扩散区域，且所述两端半导体装置的所述源极扩散区域被耦合到至少一个第二控制线；读取选择晶体管，其包括形成于栅极和阱之间的绝缘体，所述栅极，和形成于所述栅极侧的第一和第二源极/漏极扩散区域，所述读取选择开关的所述栅极被耦合到至少一个第二控制线，所述读取选择晶体管的所述第一源极/漏极扩散区域被耦合到所述至少一个位线；以及读取晶体管，其包括形成于栅极和阱之间的绝缘体，所述栅极，和形成于所述栅极侧的第一和第二源极/漏极扩散区域的，所述读取晶体管的栅极被耦合到所述栅控二极管的所述第一端，并耦合到所述写入晶体管的所述第二源极/漏极扩散区域，所述读取晶体管的所述第一源极/漏极扩散区域耦合到所述读取选择栅极的所述第二源极/漏极扩散区域，且所述读取晶体管的所述第二源极/漏极扩散区域被耦合到地。
34.如权利要求33所述的半导体，其中所述两端半导体装置是栅控二极管；毗邻至少一部分栅控二极管的所述栅控二极管绝缘体的所述源极扩散区域毗邻所述栅控二极管的所述栅控二极管绝缘体的第一侧，所述栅控二极管绝缘体的所述第一侧在所述栅控二极管的所述栅极的两侧中的第一侧上；以及所述栅控二极管进一步包括浅沟槽绝缘区域，其毗邻所述栅控二极管绝缘体的第二侧，所述栅控二极管绝缘体的第二侧在所述栅控二极管栅极的两侧中的第二侧上。
35.如权利要求33所述的半导体，其中所述两端半导体装置是栅控二极管；所述栅控二极管的所述源极扩散区域是第一源极/漏极扩散区域；毗邻至少一部分栅控二极管绝缘体的所述栅控二极管的第一源极/漏极扩散区域毗邻栅控二极管绝缘体的第一侧，所述栅控二极管绝缘体的第一侧在所述栅控二极管的所述栅极的两个侧中的第一个上；以及所述栅控二极管进一步包括第二源极/漏极扩散区域，该第二源极/漏极扩散区域毗邻所述绝缘体的第二侧，所述栅控二极管绝缘体的所述第二侧在所述栅控二极管的所述栅极的两个侧中的第二个上，且所述栅控二极管进一步包括互连，其电耦合所述第一和第二源极/漏极扩散区域。
36.如权利要求33所述的半导体，其中所述两端半导体装置是栅控二极管，且其中所述栅控二极管的所述栅极至少部分地形成于沟槽中，且所述绝缘体将沟槽与所述阱及所述源极扩散区域分隔开。
37.如权利要求36所述半导体，其中所述沟槽是圆柱形的。
38.如权利要求36所述半导体，其中所述栅控二极管的所述栅极进一步包括耦合到所述沟槽上的覆帽，其中所述沟槽在所述覆帽下面，且其中所述绝缘体形成于不覆盖沟槽和阱的覆帽部分之间。
39.如权利要求36所述半导体，其中所述至少一个半导体装置包括第一半导体存储器装置，且栅控二极管是具有第一源极扩散区域的第一栅控二极管；所述半导体装置进一步包括第二半导体存储器装置，其包括第二栅控二极管，该第二栅控二极管具有至少部分地形成于第二沟槽中的第二栅极，形成于所述第二沟槽和所述阱之间的第二绝缘体，和毗邻所述第二绝缘体的第二源极扩散区域；以及所述第一栅控二极管的所述第一源极扩散区域也是所述第二栅控二极管的第二源极扩散区域，由此源极扩散区是所述第一和所述第二半导体存储器装置之间共享的。
40.如权利要求39所述的半导体，其中所述第一栅控二极管具有第一沟槽，第一栅极，和第一绝缘体；所述第一沟槽在所述第一栅极的第一覆帽部分下面；所述第一绝缘体形成于不覆盖所述第一沟槽和所述阱的第一覆帽部分之间；所述第二沟槽在所述第二栅极的第二覆帽部分下面；以及所述第二绝缘体形成于不覆盖所述第二沟槽和所述阱的所述第二覆帽部分之间。
41.如权利要求33所述的半导体，其中所述至少一个半导体存储器装置包括第一半导体存储器装置，该半导体进一步包括第二半导体存储器装置，且所述写入晶体管的所述第一源极/漏极扩散区域是所述第一和所述第二半导体存储器装置之间共享的。
42.如权利要求33所述的半导体，其中所述读取选择晶体管的所述栅极和所述两端半导体装置的所述栅极是毗邻的，且其中所述写入晶体管和所述两端半导体装置至少由沟槽绝缘分隔开。
全文摘要
一种存储器单元，其包括(1)写入开关，该写入开关的第一端被耦合到至少一个位线，该写入开关的控制端被耦合到第一控制线；(2)两端半导体，该两端半导体装置的第一端被耦合到写入开关的第二端，且该两端半导体装置的第二端被耦合到至少一个第二控制线，其中当第一端相对第二端的电压在阈值电压之上时该两端半导体装置具有电容，当第一端相对第二端的电压小于阈值电压时该两端半导体装置具有较低的电容；(3)读取选择开关，该读取选择开关的控制端被耦合到至少一个第二控制线，该读取选择开关的第一端被耦合到至少一个位线；和(4)读取开关，该读取开关的控制端被耦合到栅控二极管的第一端并耦合到写入开关的第二端，该读取开关的第一端被耦合到读取选择栅极的第二端，且该读取开关的第二端被耦合到地。
文档编号G11C11/403GK1691204SQ200510004270
公开日2005年11月2日 申请日期2005年1月4日 优先权日2004年1月5日
发明者温·K.·卢克, 罗伯特·H.·丹纳德 申请人:国际商业机器公司