专利名称：对控制信息编程的方法和装置的制作方法
优先权声明基于35 U.S.C§119(a)本申请要求2004年5月6日申请的韩国专利申请No.2004-0031883的权益，在此以引用参考的方式将其并入在本申请中。
背景技术：
在存储器应用领域比如大容量存储装置、代码存储器和其它多媒体应用中近来的发展进一步要求具有更高密度的存储器装置。大容量存储装置的应用可能包括存储器卡(例如，可移动计算机)、固态存储器(例如，坚固和/或可靠的存储盘)、数字照相机(用于记录静态或移动图像或声音)和记录接近CD质量的声音的语音或声音记录器。
代码存储器应用可以包括基本的输入/输出系统(BIOS)或者网络应用(例如，个人计算机、其它的终端、路由器或集线器中的存储器)、电信应用(例如开关)、移动电话应用(例如，代码和/或数据)和其它的电子处理信息装置应用(例如用于个人数字助理(PDA)的代码和/或数据、掌上操作系统(POS)或个人通信助理(PCA))。
一般地，大容量存储应用使用更低成本、更高密度和/或具有更好程序/擦除(P/E)循环耐久性的存储器，同时代码存储器应用具有较快的随机存取能力和/或现场可执行(XIP)。
相关技术的存储器可以包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和非易失性存储器(NVM)。非易失性存储器可能包括掩模只读存储器(ROM)、可擦除的可编程的只读存储器(EPROM)、电可擦除的可编程的只读存储器(EEPROM)、闪速存储器(例如闪速擦除EEPROM)和铁电存储器。非易失性存储器在断电时并不失去数据，并且一般不允许随机存取和一般比易失性存储器较慢。
闪速存储器可以由可擦除的可编程的只读存储器(EPROM)和电可擦除的可编程的只读存储器(EEPROM)组合形成。闪速存储器可以是NAND或者NOR闪速存储器。擦除和编程操作可以通过给每个闪速存储器单元施加不同的电压在闪速存储器中执行。
NAND闪速存储器可以包括一串串联连接单元(例如，16单元可以组成一串)。一串可以包括一个或多个串选择晶体管。NAND闪速存储器可具有相对小的接通单元电流，因此相对较慢地检测时间(例如10-25ms)。NAND闪速存储器可以通过同时检测并锁存页面单元(例如512字节)到页面缓冲器来执行读操作。NAND闪速存储器可以以相对较高的速度(例如50ns)从页面缓冲器锁存器中读取数据。
NAND闪速存储器可以通过沟道效应(例如Fowler Nordheim(F-N)tunneling)执行程序和/或擦除操作。程序操作可以包括装载给页面缓冲器的相对快速(例如50ns)的串行数据，在该页面缓冲器中同时对各单元(例如512字节)编程。擦除操作可以是块单元擦除，在这里大量的页面(例如16K字节单元的32页面)同时被擦除。
可靠的F-N沟道可以以大约10mV/cm的速度执行。这可能导致更低的功率消耗、更低的温度依赖性、更加均匀的程序/擦除操作和/或更容易的装置/电压标定。
NAND闪速程序操作可以利用在门(gate)和沟道(channel)之间的耦合。例如，要编程的单元在除了要编程的单元之外的门和沟道之间可具有更大的电压差。NAND闪速程序操作也可以利用阈值电压分布，这种分布的实例在附
图1中示出。附图1所示为在字线电压Vword line(例如0V)、读电压Vread以及未编程的(或擦除的)单元和编程的单元的单元电压分布Vth之间的关系。在附图1中，Y-方向代表存储器单元的阈值电压，而X-方向代表在一定的阈值电压的单元的数量。
通常，单元电压分布Vth已经由递增阶跃脉冲编程(ISPP)控制。实例ISPP显示在附图2a和2b中。附图2a所示为相关技术的ISPP的实例，其中脉冲宽度和幅度仍然保持相同。如图所示，在程序周期(例如30μs)中应用电压V0(例如，18V)，而在验证周期(例如5μs)中应用另一电压V1(例如1.2V)。附图2b所示为相关技术的ISPP的实例，其中脉冲宽度保持相同，但幅值变化了。如图所示，在第一程序周期(例如30μs)中应用电压V0(例如15V)，而在每个连续的程序周期中递增(例如0.5V)，直到达到最终电压Vn(例如19V)。在每个验证周期(例如5μs)中应用另一电压V1(例如1.2V)。在附图2a和2b中，总的持续时间大约是250μs。最好，附图2b的单元电压Vth变化和循环数量小于附图2a的变化和数量。
附图3所示为相关技术的重复编程问题。如果单元阈值电压Vth比Vread更高，则NAND单元串的正常读操作不可能正确地执行。为防止在ISPP的过程中重复编程，存在相关技术的程序。
相关技术的程序也利用标志或其它的标记以指示已经正确地完成了正常单元程序的操作。对于NAND闪速存储器，由于相对较长的编程时间(如上文所示大约250μs)，使用标志或其它标记。在这个相对较长的编程时间中，可能发生断电或其它类似的中断。标志或其它的标记可用于确认编程操作完成。附图4a所示为完成了标记或其它标志(例如，确认标记)的实例，附图4b所示为没有完成正常编程和/或标志或其它标记的实例。
在相关技术程序中，在一个或多个正常单元程序操作被执行时，确定是否完成了操作，如果是这样，则写标志或其它标记。标志或其它标记可以写在存储器的备用单元区中。
附图5a所示为相关技术的正常单元程序和确认单元程序以及相关技术的正常单元程序时间和确认单元程序时间。如图所示，相关技术正常单元程序时间和确认单元程序时间包括一个程序周期和一个验证周期的循环。附图5b所示为其中可以写正常单元程序和确认单元程序的示范性的相关技术存储器位置。如附图5b所示，对于单元程序写1页/1个程序时间＝512字节/1个程序时间＝4k位/250微秒(200微秒-300微秒)＝16.4位/1微秒。
对于确认标记写1位/1个程序时间＝1位/250微秒＝0.004位/1微秒。
从上文可以看出，确认标记写比单元程序写效率更低。
本发明的概述本发明的示范性实施例涉及具有减小的程序时间的半导体器件，比如半导体存储器装置(包括例如闪速存储器)。
本发明的示范性实施例涉及具有减小的程序时间的编程方法。
本发明的示范性实施例涉及具有减小的程序时间的存储器单元阵列，比如非易失性存储器单元阵列。
本发明的示范性实施例涉及具有减小的程序时间的控制电路比如程序控制电路。
在示范性实施例中，本发明涉及一种编程的方法，包括在存储器阵列的第一区域中执行指定的单元类型的低速编程、确认在存储器阵列的第一区域中指定单元类型的低速编程的结果和在确认了低速编程的结果之后在存储器阵列的第二区域中执行指定单元类型的闪速编程，其中闪速编程的初始编程电压不同于低速编程的初始编程电压。
在示范性实施例中，本发明涉及一种编程的方法，包括使用第一编程方法在存储器的第一区域中执行指定的单元类型的第一编程、确认在存储器的第一区域中指定单元类型的第一编程的结果和在校正了第一编程的结果时使用不同于第一编程方法的第二编程方法执行指定单元类型的第二编程，其中闪速编程的初始编程电压不同于低速编程的初始编程电压。
在示范性实施例中，本发明涉及一种半导体存储器装置，包括非易失性存储器单元阵列和控制器，该阵列包括第一区域和第二区域该控制器用于执行在非易失性存储器阵列的第一区域中执行指定的单元类型的低速编程、确认第一区域的指定单元类型的低速编程的结果和在低速编程的结果是正确的时候在存储器阵列的第二区域中执行指定单元类型的闪速编程，其中闪速编程的初始编程电压不同于低速编程的初始编程电压。
在示范性实施例中，本发明涉及一种半导体存储器装置，包括非易失性单元阵列，该阵列包括第一区域和第二区域，第一区域包括多个存储器单元串，其中该串包括多个存储器单元并且在该串中要编程的单元的数量小于在该串中的全部存储器单元并且编程的单元阈值电压独立于Vread电压电平和包括多个存储器单元串的第二区域，其中在串中的所有的存储器单元都可以被编程。
附图的简要说明通过下文的详细描述以及附图将会更加完整地理解本发明，下文的描述以及附图仅用于说明的目的，并不构成限制。
附图1所示为在未编程(或擦除的)单元和编程的单元的字线电压Vword line、读电压Vread和单元电压分布Vth之间的关系。
附图2a和2b所示两个示范性的相关技术的递增阶跃脉冲编程(ISPP)。
附图3所示为相关技术的重复编程问题。
附图4a所示为成功地完成了确认标记的实例，以及附图4b所示为未成功完成确认标记的实例。
附图5a所示为相关技术的正常单元程序和确认单元程序和相关技术的正常程序时间和确认单元程序时间。
附图5b所示为相关技术的正常单元程序和相关技术的确认单元程序都可以写到其中的存储器位置。
附图6a、6b和6c所示为根据本发明的示范性实施例的用于标志、控制标志、标记、控制标记或其它的控制信息和单元数据的不同的编程方法的使用。
附图7a和7b所示为本发明的示范性实施例和相关技术的比较。
附图8a和8b所示为根据本发明的示范性实施例的方法的流程图。
附图9a-9d所示为根据本发明的其它示范性实施例的两种不同编程方法的使用。
附图10a-10d所示为根据本发明的实例的单元阵列。
附图11a更详细地显示根据本发明的示范性实施例的单元阵列区域的主区域和备用区域。
附图11b所示为根据本发明的示范性实施例写到NAND闪速单元阵列的流程图。
附图12a和12b所示为根据本发明的另一示范性实施例说明附图8a和8b的更一般的方法的流程图。
附图13所示为根据本发明的示范性实施例的半导体存储器装置。
附图14a所示为根据本发明的示范性实施例附图13的半导体存储器装置的字线电压发生器。
附图14b所示为根据本发明的示范性实施例附图14a的字线电压发生器的分压器。
附图14c所示为根据本发明的示范性实施例附图14a的字线电压发生器的比较器。
附图15a和15b根据本发明的示范性实施例的双程序模式操作的两个时序程序。
应该注意，这些用于说明本发明的示范性实施例的方法和装置的一般特征，在此为描述这些示范性实施例。然而这些附图并是按比例绘制并且可能不精确地反映任何指定的实施例的特征，它们不应该被解释为定义或限定在本发明的范围内的示范性实施例的值或特性的范围。
具体地，为了清楚起见，可以缩小或放大层或区域的相对厚度和定位。此外，在直接形成在参考层或衬底之上或者形成在覆盖参考层的另一层或图形之上时，层被看作形成另一层或衬底之上。
优选实施例的详细描述在示范性实施例中，本发明涉及一种方法和装置，用于以不同于写单元数据的编程方法的编程方法写标志、控制标志、标记、控制标记或其它的控制信息。
在示范性实施例中，本发明涉及一种方法和装置，用于以对于标志、控制标志、标记、控制标记或其它的控制信息更加有效的编程方法写标志、控制标志、标记、控制标记或其它的控制信息并以对于单元数据更加有效的编程方法写单元数据。
在示范性实施例中，本发明涉及一种方法和装置，用于以对于标志、控制标志、标记、控制标记或其它的控制信息较快的编程方法写标志、控制标志、标记、控制标记或其它的控制信息并以对于单元数据较慢的编程方法写单元数据。
在示范性实施例中，本发明涉及一种方法和装置，用于以比用于写单元数据的编程方法具有更少的编程电压脉冲的编程方法写标志、控制标志、标记、控制标记或其它的控制信息。在示范性实施例中，本发明涉及一种方法和装置，用于以比用于写单元数据的编程方法的初始编程电压脉冲具有更高的初始编程电压脉冲的编程方法写标志、控制标志、标记、控制标记或其它的控制信息。
在示范性实施例中，本发明涉及一种方法和装置，用于以比用于写单元数据的编程方法具有更高的初始编程电压脉冲和更少的编程电压脉冲的编程方法写标志、控制标志、标记、控制标记或其它的控制信息。
在示范性实施例中，本发明涉及一种其中以不同的编程方法写单元阵列的不同区域的方法和装置。
在示范性实施例中，本发明涉及一种其中每种编程方法对于其中所存储的数据类型更加有效的方法和装置。
在示范性实施例中，本发明涉及一种以较快的编程方法写单元阵列的某些区域和以较慢的编程方法写单元阵列的其它区域的方法和装置。
在示范性实施例中，本发明涉及一种其中单元阵列的不同区域具有不同的程序循环时间的方法和装置。在示范性实施例中，本发明涉及一种其中单元阵列的某些区域具有更长的程序循环时间而单元存储器的其它区域具有更短的程序循环时间的方法和装置。
在示范性实施例中，本发明涉及一种其中在单元阵列的某些区域中允许重复编程而在单元存储器的其它区域中不允许重复编程的方法和装置。
附图6a、6b和6c所示为根据本发明示范性实施例用于标志、控制标志、标记、控制标记或其它的控制信息和单元数据的不同的编程方法的使用。如附图6a所示，单元数据的编程方法以相对更低的初始电压(例如Vpgm1)开始，并且可以包括几个递增阶跃(step)脉冲，例如4个递增脉冲，如附图6a所示。
相反，如附图6b和6c所示，标志、控制标志、标记、控制标记或其它的控制信息的编程方法可以以相对较高的初始电压(例如附图6b所示的Vpgm4或如附图6c所示的Vpgm5)开始，并且可以包括更少的递增阶跃脉冲，例如附图6b所示的一个递增，或者如附图6c所示的无递增。用于单元数据的编程方法可以以正常的(或较慢的)编程方法为特征，而用于标志、控制标志、标记、控制标记或其它的控制信息的编程方法可以以较快的编程方法为特征，因为用于单元数据的编程方法具有更长的编程时间，而用于标志、控制标志、标记、控制标记或其它的控制信息的编程方法具有更短的编程时间，如附图6a-6c所示。
在示范性实施例中，在附图6a中所示的编程方法可以以全部ISPP为特征，在附图6b中所示的编程方法可以以部分ISPP为特征，以及在附图6c中所示的编程方法可以以单步(one-shot)编程方法为特征。全部ISPP可以加长编程时间、减小或最小化单元Vth分散和/或减小或防止重复编程。部分ISPP和单步编程方法可以缩短编程时间、增加单元Vth分散、降低存储效率和/或增加重复编程的可能性。在另一实施例中，部分ISSP和/或单步编程方法可以应用于单元数据。
附图7a和7b所示为本发明和相关技术中的示范性实施例比较，其中示范性实施例实施单步编程方法。可以清楚看出，如果两者都实施相同的全部ISPP则正常的单元程序时间可能相同。然而，在本发明的示范性实施例中，确认单元程序时间以及总的程序时间可以通过示范性的单步编程方法缩短，其中单步的电压等于在全部ISPP中应用的最后电压的电压。
附图8a和8b所示为根据本发明的示范性实施例的方法的流程图。附图8a所示为根据本发明的示范性实施例的编程单元数据的方法的流程图，以及附图8b所示为根据本发明的示范性实施例对标志、控制标志、标记、控制标记或其它的控制信息进行编程的方法的流程图。
如附图8a所示，编程单元数据的示范性方法可以包括在210中接收指令比如序列数据输入指令和在220中接收地址。在230中，可以装入要编程的数据，以及在240中可以接收编程指令。在250中，该方法可以Vpgm1的字线电压执行编程操作。在260中，该方法可以执行校验操作。如果成功，在270中该方法可以结束。如果不成功，流程可以进行到280，在280中字线电压可以递增ΔV，然后到250以便以新的字线电压执行程序操作。
如附图8b所示，对标志、控制标志、标记、控制标记或其它的控制信息进行编程的示范性方法可以包括在610中接收指令比如序列数据输入指令和在620中接收地址。在630中，可以装入要编程的数据，以及在640中可以接收编程指令。在650中，该方法可以Vpgm4的字线电压执行编程操作。在660中，该方法可以执行校验操作。如果成功，在670中该方法可以结束。如果不成功，流程可以进行到680，在680中字线电压可以递增ΔV，然后到650以便以新的字线电压执行程序操作。
附图9a-9d所示为根据本发明的另一示范性实施例的两种(或更多)不同的编程方法的使用。附图9a实质为附图6a和6b的组合。附图9b实质为附图6a和6c的组合。附图9a和9b两者都通过编程阶跃(step)递增。相反，附图9c和9d两者都基于初始电压递增。如附图9c所示，第二程序的初始电压可以与来自第一程序的最后电压相同并且保持不变。在附图9d中，第二程序的初始电压可以与第一程序的最后电压不同并且可以变化例如±a或±α所表示的大小，±a或±α可以是固定电压或者基于任何先前的电压，例如第一程序紧接最后电压的电压或者最后电压。
附图10a-10d所示为根据本发明的示范性实施例的单元阵列。附图10a所示为根据本发明的示范性实施例的总体单元阵列，附图10b-10d所示为根据本发明的示范性实施例在示范性单元阵列区域中的主区域和/或备用区域中写标志、控制标志、标记、控制标记或其它的控制信息的三个实例。
如附图10a所示，通过控制电路、读/写电路和/或X-解码器可以控制单元阵列。这种硬件对于本领域普通技术人员来说是公知的。单元阵列可以具有两个或更多个阵列区域。附图10a所示为包括低速写区110A和闪速写区110B的单元阵列。
在示范性实施例中，低速写区110A可以是主单元存储区域，并且可以以正常或更低的速度编程在其中写，可以以全部ISPP在其中写，和/或可以不允许重复编程。在示范性实施例中，闪速写区110B可以是备用单元存储区域，可以以较快的速度编程在其中写，可以以减小的ISPP在其中写，可以以单步编程在其中写，和/或可以允许重复编程。
如附图10b所示，在一个实例中，标志、控制标志、标记、控制标记或其它的控制信息(通过附图10b的阴影部分标示)可以整个地写在低速写区110A中。如附图10c所示，在另一实例中，标志、控制标志、标记、控制标记或其它的控制信息(通过附图10c的阴影部分标示)可以整个地写在闪速写区110B中。如附图10d所示，在另一实例中，标志、控制标志、标记、控制标记或其它的控制信息(通过附图10d的阴影部分标示)可以写在连续的低速写区110A中。注意，其它的变型也是可以的，包括在连续的闪速写区110B中写标志、控制标志、标记、控制标记或其它的控制信息。
附图11a更详细地示出了根据本发明的示范性实施例的示范性NAND闪速单元阵列的主区域和备用区域。附图11a所示为主区域区和备用区域区，类似于附图10a-10d中所示。如图所示，附图11a的NAND闪速单元阵列可以由多个块构成。每个块可以通过行选择器和列选择器可存取。行选择可以通过字线(WL)进行和列选择可以通过位线(BL)进行。每个块可以划分为两个或更多个组；可用于主存储器的主单元区和可用于控制标志和/或冗余的备用单元块。程序操作可以通过页面单元执行，该页面单元可以是共同连接到公共字线(WL)的单元的一个单元。
附图11b所示为根据本发明的示范性实施例对示范性NAND闪速单元阵列进行写的流程图。如附图10所示，该方法可以包括接收数据和地址并在30中启用字线(WL)。在50中该方法可以包括使用低速程序对在主块单元中的接收的数据进行编程，并在70中使用闪速程序对通过使字线(WL)启用选择的在单元中的标志、控制标志、标记、控制标记或其它的控制信息进行编程。在90中，字线(WL)可以改变，然后流程将字线(WL)返回到30以启用下一字线(WL)。
附图12a和12b所示为根据本发明的其它的示范性实施例附图8a和8b的更一般的方法。附图12a所示为根据本发明的示范性实施例如下的方法的流程图执行低速编程，在已经确认已经正确地执行了低速编程之后，然后执行闪速编程。附图12b所示为根据本发明的示范性实施例如下的方法的流程图使用第一编程方法接收第一数据并将其写到第一存储器区中，在已经确认第一编程方法已经正确地执行之后，然后使用第二编程方法接收第二数据并将第二数据写到第二存储器区域中。
如附图12a所示，在120中，该方法可以包括执行低速编程。在140中，该方法可以包括检查低速编程的结果，例如以确定是否正确和/或完成地执行低速编程。在140中在已经确定正确和/或完整地执行了低速编程时，在160中，该方法可以包括执行闪速编程。
如附图12b所示，在另一示范性实施例中，在130中，该方法可以包括接收要写在第一存储区中的数据。在150中，该方法可以包括例如使用第一编程方法写在第一存储区中的数据。在150中已经确定已经正确和/或完整地执行了在第一存储区中的写时，在170中该方法可以包括接收要写在第二存储区中的数据。在190中，该方法可以包括例如使用第二编程方法将数据写在第二存储区中。
如上文结合附图12b所描述，第一编程方法可以是用于普通数据的正常或较慢的程序操作，第二编程方法可以是用于标志、控制标志、标记、控制标记或其它的控制信息的较快的程序操作，第一存储区可以是单元阵列的主块，和/或第二存储区可以是单元阵列的备用块。
附图13所示为根据本发明的示范性实施例的半导体存储器装置100。如附图13所示，半导体存储器装置100可以包括单元阵列存储器110和存储器驱动器140。如附图10a-10d所示，单元阵列存储器110可以包括低速写区110A和闪速写区110B。如上文所述，低速写区110A可以是主单元存储区域，可以以正常或更低的速度编程在其中写，可以以全部ISPP在其中写，和/或可以不允许重复编程。如上所述，闪速写区110B可以是备用单元存储区域，可以以较快的速度编程在其中写，可以以减小的ISPP在其中写，可以以单步编程在其中写，和/或可以允许重复编程。
在示范性实施例中，存储器驱动器140可以包括用于行控制的X-解码器或行解码器141和用于列控制的Y-解码器或列解码器(包括页面缓冲器142、Y-门143和Din/Dout缓冲器143)。半导体存储器装置100也可以包括总体控制电路，包括程序控制器120和字线电压发生器146和程序完成(P/F)电路145。程序控制器120可以包括保持跟踪完成操作的状态寄存器。示范性的字线电压发生器146在附图14a中更详细地示出。
附图14a所示为根据本发明的示范性实施例的附图13的字线电压发生器146。在示范性实施例中，字线电压发生器146可以包括信号控制逻辑部分、振荡器210、参考电压发生器220、分压器230、比较器240和电荷泵250。如图所示，信号控制逻辑部分200可以将阶跃信号STEP_CNT[5:0]输送给分压器230。分压器230可以产生连同通过参考电压发生器220输送的参考信号Vref一起输送给比较器240的可变电平信号Vdvd。比较器比较电压Vdvd和Vref并将比较的结果COMP提供给电荷泵250以便产生所需的电压Vpgm，然后电压Vpgm通过X-解码器141应用到单元阵列存储器110。
附图14b所示为根据本发明的示范性实施例的14a的分压器230的实施。如图所示，分压器230可以基于通过信号控制逻辑部分200输送的阶跃信号STEP_CNT[5:0]以晶体管逻辑部分实施以产生递增阶跃电压，比如附图6a-6c和9a-9d的电压Vpgm1至Vpgm5。
附图14c所示为根据本发明的示范性实施例的附图14a的比较器240的实施。如图所示，比较器240在来自振荡器210的OSC信号的控制下比较来自分压器230的电压Vdvd和来自参考电压发生器220的Vref，并将比较信号COM输送给电荷泵250。
附图15a和15b所示为根据本发明的示范性实施例的双程序模式操作的两个时序图。如附图15a所示，第一正常单元数据可以以正常(或慢)程序操作进行写。如图所示，这可以包括装入正常单元数据、写正常单元数据的地址、写正常单元数据和执行正常(或较慢)程序操作。如图所示，这之后可以装入标志、控制标志、标记、控制标记或其它的控制信息、写标志、控制标志、标记、控制标记或其它的控制信息的地址、写标志、控制标志、标记、控制标记或其它的控制信息以及执行较快的程序操作。
在附图15a的实例中，分别操作并且两个分别的指令用于执行正常(或较慢)程序操作(10h)和较快程序操作(20h)。这种设置的一个优点是能够灵活地分别地执行正常(或较慢)程序和较快程序。
如附图15b所示，首先可以以正常(或较慢)程序操作写正常单元数据。如图所示，这可以包括装入正常单元数据(LOAD)、写正常单元数据的地址(WRITE ADDRESS)和写正常单元数据(WRITE DATA)。如图所示，这之后可以装入标志、控制标志、标记、控制标记或其它的控制信息(LOAD)、写标志、控制标志、标记、控制标记或其它的控制信息的地址(WRITE ADDRESS)和写标志、控制标志、标记、控制标记或其它的控制信息(WRITE DATA)。
在附图15b的实例中，利用普通指令一起执行正常(较慢)程序和较快程序(10h/20h)(BOTH PROGRAM)。这种设置的一个优点是可以缩短总的程序时间。
本发明的示范性实施例可以是半导体器件。本发明的示范性实施例可以是非易失性存储器。本发明的示范性实施例可以是闪速存储器。本发明的示范性实施例可以是NAND或者NOR闪速存储器。本发明的示范性实施例可以适用于单电平(level)单元(SLC)和/或多电平单元(MLC)。本发明的示范性实施例可以适用于大容量存储应用和/或代码存储器应用。
本发明的示范性实施例参考作为控制信息的类型的实例的标志、控制标志、标记、控制标记或者确认标志，可以以不同的写方法根据正常数据和/或以较快的写方法根据正常数据之外的数据写这些信息。
本发明的示范性实施例递增字线电压，但正如本领域普通技术人员所公知，也可以使用其它的技术。本发明的示范性实施例递增字线电压四倍。本领域普通技术人员应该理解的是四是任选的并且实质上可以改变，而且这些都落在本发明的范围内。
在本发明的示范性实施例中，字线电压包括程序电压和校验电压，但正如本领域普通技术人员所公知，也可以使用其它的电压。
虽然已经根据示范性电压和示范性持续时间描述了本发明的示范性实施例，但本领域普通技术人员应该理解的是，这些电压中的每个电压可以变化(包括结合已有技术所述的值)，而且不脱离本发明的范围和精神。
虽然根据一定的电压已经描述了本发明的示范性实施例，但正如本领域普通技术人员所公知，这些电压中的每个电压的值也可以变化或固定。例如，可以以初始电压VL和N个编程阶跃实施递增阶跃脉冲编程(ISPP)，这里N是整数，并且也可以以初始电压VH和M个编程阶跃实施其它的脉冲编程，这里M是小于N的整数。此外，VH可以大于、小于或等于VL。
在另一实例中，递增阶跃脉冲编程(ISPP)可以以初始电压VL和N个编程阶跃实施，这里N是整数，并且闪速编程包括初始电压为VH和M个编程阶跃的减小的递增阶跃脉冲编程(RISSP)，这里VH＞VL并且M是整数以使1＜M＜N。此外，VH可以大于、小于或等于VL。
在另一实例中，可以固定闪速编程的初始电压VH。在另一实例中，闪速编程操作的初始电压VH可能取决于低速编程操作的最后电压VL。
虽然使用逻辑状态“低”和“高”已经描述了本发明的示范性实施例，但是本领域普通技术人员应该理解的是这些逻辑是可交互的，并且不脱离本发明的精神和范围。
虽然本发明的示范性实施例被描述为包括NMOS和PMOS晶体管，但是本领域普通技术人员应该理解的是任何其它电路实施方案都可以使用，而不脱离本发明的范围和精神。
对于本领域普通技术人员显然的是，在不脱离在此本发明的范围的前提下可以对上述的示范性实施例进行其它的改变和改进，因此希望示范性地、非限制性地解释在上文描述中所包含的所有主题。
权利要求
1.一种编程的方法，包括在存储器阵列的第一区域中执行指定的单元类型的低速编程；确认在存储器阵列的第一区域中指定单元类型的低速编程的结果；和在确认了低速编程的结果之后在存储器阵列的第二区域中执行指定单元类型的闪速编程；其中闪速编程的初始编程电压不同于低速编程的初始编程电压。
2.如权利要求1所述的方法，其中指定的单元类型是仅两状态可编程的。
3.如如权利要求1所述的方法，其中指定的单元类型是多于两状态可编程的。
4.如权利要求1所述的方法，其中低速编程执行数据写操作。
5.如权利要求1所述的方法，其中闪速编程执行控制信息写操作。
6.如权利要求5所述的方法，其中闪速编程执行确认标记写操作。
7.如权利要求1所述的方法，其中低速编程包括按照初始电压VL和N个编程阶跃的递增阶跃脉冲编程(ISPP)，这里N是整数，以及闪速编程包括按照初始电压VH和M个编程阶跃的减小的递增阶跃脉冲编程(减小的ISPP)，这里M是小N的整数。
8.如权利要求7所述的方法，其中闪速编程是按M＝1的编程阶跃的编程。
9.如权利要求7所述的方法，其中VH＞VL。
10.如权利要求7所述的方法，其中闪速编程的初始电压VH固定。
11.如权利要求7所述的方法，其中闪速编程的初始电压VH取决于低速编程操作的最后电压。
12.如权利要求11所述的方法，其中闪速编程的初始电压VH与低速编程的最后电压相同或者大于最后电压。
13.如权利要求11所述的方法，其中闪速编程的初始电压VH小于低速编程的最后电压。
14.如权利要求13所述的方法，其中低速编程具有比闪速编程更长的周期时间。
15.如权利要求7所述的方法，其中闪速编程的最后编程电压高于低速编程的最后编程电压。
16.如权利要求4所述的方法，其中在主存储器区域中执行数据写操作。
17.如权利要求4所述的方法，其中在备用存储器区域中执行数据写操作。
18.如权利要求7所述的方法，其中在主存储器区域中执行控制信息写操作。
19.如权利要求7所述的方法，其中在备用存储器区域中执行控制信息写操作。
20.如权利要求7所述的方法，其中低速编程和闪速编程通过一个指令执行。
21.如权利要求20所述的方法，其中低速编程和闪速编程可以独立地执行。
22.如权利要求7所述的方法，其中通过不同的指令执行低速编程和闪速编程。
23.如权利要求22所述的方法，其中低速编程和闪速编程可以连续地执行。
24.一种编程的方法，包括使用第一编程方法在存储器的第一区域中执行指定的单元类型的第一编程；确认在存储器的第一区域中指定单元类型的第一编程的结果；和在第一编程的结果正确时使用不同于第一编程方法的第二编程方法执行指定单元类型的第二编程；其中闪速编程的初始编程电压不同于低速编程的初始编程电压。
25.一种半导体存储器装置，包括包括第一区域和第二区域的非易失性存储器单元阵列；和控制器，该控制器执行如下过程在非易失性存储器阵列的第一区域中执行指定的单元类型的低速编程、确认第一区域的指定单元类型的低速编程的结果和在低速编程的结果是正确的时候在存储器阵列的第二区域中执行指定单元类型的闪速编程；其中闪速编程的初始编程电压不同于低速编程的初始编程电压。
26.如权利要求25所述的半导体存储器装置，其中低速编程执行数据写操作。
27.如权利要求25所述的半导体存储器装置，其中闪速编程执行控制信息写操作。
28.如权利要求25所述的半导体存储器装置，其中控制器进一步包括字线电压发生器，用于接收低速编程启用信号和闪速编程启用信号并将电压输送给非易失性存储器单元阵列的至少一个存储器块。
29.如权利要求28所述的半导体存储器装置，其中字线电压发生器有选择性地产生按照初始电压VL和N个编程阶跃的递增阶跃脉冲编程(ISPP)，这里N是整数，或者按照初始电压VH和M个编程阶跃的减小的递增阶跃脉冲编程(减小的ISPP)，这里M是小N的整数。
30.如权利要求29所述的半导体存储器装置，其中VH＞VL。
31.如权利要求29所述的半导体存储器装置，其中闪速编程是按M＝1的编程阶跃的编程。
32.如权利要求29所述的半导体存储器装置，其中闪速编程的初始电压VH固定。
33.如权利要求29所述的半导体存储器装置，其中闪速编程操作的初始电压VH取决于低速编程操作的最后电压。
34.如权利要求29所述的半导体存储器装置，其中VH＞VL。
35.如权利要求34所述的半导体存储器装置，其中闪速编程的初始电压VH取决于低速编程操作的最后电压。
36.如权利要求35所述的半导体存储器装置，其中闪速编程的初始电压VH与低速编程的最后电压相同或者大于最后电压。
37.如权利要求35所述的半导体存储器装置，其中闪速编程的初始电压VH小于低速编程的最后电压。
38.如权利要求29所述的半导体存储器装置，其中字线电压发生器进一步包括为在ISPP中N和M个编程阶跃中的每个阶跃产生电压递增信号的分压器；产生用于与分压器的输出进行比较的参考电压的参考电压发生器；比较通过分压器产生的电压递增信号和参考电压以产生电压递增并控制振荡信号的比较器；和周期性地提供振荡信号给比较器的振荡器；和输送高压程序电压以进行编程操作的电荷泵。
39.一种半导体存储器装置，包括非易失性单元阵列，该阵列包括第一区域和第二区域，第一区域包括多个存储器单元串，其中该串包括多个存储器单元并且在该串中要编程的单元的数量小于在该串中的全部存储器单元并且被编程的单元的阈值电压独立于Vread电压电平；和包括多个存储器单元串的第二区域；其中在串中的所有的存储器单元都可以被编程。
40.如权利要求39所述的半导体存储器装置，其中在编程的单元的阈值电压高于Vread时读取被编程的单元。
41.如权利要求39所述的半导体存储器装置，其中通过在第二区域中的存储器串的相同的读取方法读取存储器串。
42.如权利要求39所述的半导体存储器装置，其中没有被编程的存储器串处于擦除状态。
全文摘要
本发明公开了一种对控制信息比如标志、控制标志、标记、控制标记进行编程的方法和装置。该方法和装置可以在存储器阵列的第一区域中执行指定的单元类型的低速编程，确认在存储器阵列的第一区域中指定单元类型的低速编程的结果和在确认了低速编程的结果之后在存储器阵列的第二区域中执行指定单元类型的闪速编程，其中闪速编程的初始编程电压不同于低速编程的初始编程电压。第一和第二编程可以不相同，例如第一编程可以是低速操作，比如写数据，第二编程可以是闪速操作，比如写控制信息。第一和第二编程方法也可以不相同，例如第一编程方法可以是不允许重复编程的编程方法，而第二编程方法可以是允许重复编程的编程方法。
文档编号G11C16/06GK1697086SQ200510068919
公开日2005年11月16日 申请日期2005年4月27日 优先权日2004年5月6日
发明者黄相元, 李真烨, 金范洙, 李光伦, 朴赞益 申请人:三星电子株式会社